JPH0283899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0283899A JPH0283899A JP63235697A JP23569788A JPH0283899A JP H0283899 A JPH0283899 A JP H0283899A JP 63235697 A JP63235697 A JP 63235697A JP 23569788 A JP23569788 A JP 23569788A JP H0283899 A JPH0283899 A JP H0283899A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第１１図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１〜６図）本発明の一実
施例 （第７〜１０図）発明の効果 〔概要〕 シリアルアクセスメモリ （ＳＡＭ）を備えた半導体記
憶装置に関し、 シリアルアクセススピードの高速化を目的とし、ソリア
ルアクセススト［＋−ブ信号の立下りに同期してシリア
ルアクセスの初期アドレス値を取込むとともに、その後
のシリアルアクセスストロブ信号の立下りに同期してア
ドレス値をカウントアツプしてシリアルアクセスアドレ
ス信号を発生ずる第１のカウンタと、該第１のカウンタ
で発生したシリアルアクセスアドレス信号と冗長アドレ
ス信号とを比較して冗長メモリセルへの切換を判定する
冗長判定手段と、前記シリアルアクセスストローブ信号
の立上りに同期して第１のカウンタで発生したソリアル
アクセスアドレス信号を取込み、出力する第２のカウン
タと、第２のカウンタからのシリアルアクセスアドレス
信号と冗長判定手段からの判定結果信号に従って、１つ
のセルがアクセスされるデータレジスタと、を備えて構
成しでいろ。
ようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１〜６図）本発明の一実
施例 （第７〜１０図）発明の効果 〔概要〕 シリアルアクセスメモリ （ＳＡＭ）を備えた半導体記
憶装置に関し、 シリアルアクセススピードの高速化を目的とし、ソリア
ルアクセススト［＋−ブ信号の立下りに同期してシリア
ルアクセスの初期アドレス値を取込むとともに、その後
のシリアルアクセスストロブ信号の立下りに同期してア
ドレス値をカウントアツプしてシリアルアクセスアドレ
ス信号を発生ずる第１のカウンタと、該第１のカウンタ
で発生したシリアルアクセスアドレス信号と冗長アドレ
ス信号とを比較して冗長メモリセルへの切換を判定する
冗長判定手段と、前記シリアルアクセスストローブ信号
の立上りに同期して第１のカウンタで発生したソリアル
アクセスアドレス信号を取込み、出力する第２のカウン
タと、第２のカウンタからのシリアルアクセスアドレス
信号と冗長判定手段からの判定結果信号に従って、１つ
のセルがアクセスされるデータレジスタと、を備えて構
成しでいろ。
本発明は、半導体記憶装置に関し、特に、シリアルアク
セスメモリ （ＳＡＭ）を備えた゛ｌ″、ｉ５体記憶装
置に関する。
セスメモリ （ＳＡＭ）を備えた゛ｌ″、ｉ５体記憶装
置に関する。
一般に、画像処理関係の分野で使用される画像用メモリ
には、ランダムボートおよびシリアルボートといった２
つのボートが備えられており、ランダムボートをＣＰＵ
側に、また、シリアルボートをＣＲＴ側に接続して使用
される。シリアルボート側のアクセススピードは、画像
表示速度に直接に影響するので、高速なものが望ましい
。特に、描画速度の速い画像処理システムに使用される
画像用メモリには一段とアクセススピードの速いものが
要求される。
には、ランダムボートおよびシリアルボートといった２
つのボートが備えられており、ランダムボートをＣＰＵ
側に、また、シリアルボートをＣＲＴ側に接続して使用
される。シリアルボート側のアクセススピードは、画像
表示速度に直接に影響するので、高速なものが望ましい
。特に、描画速度の速い画像処理システムに使用される
画像用メモリには一段とアクセススピードの速いものが
要求される。
Ｃ従来の技術〕
従来のこの種の半導体記憶装置としては、例えば、第１
１図に示すものがある。第１１図において、１は半導体
記憶装置であり、半導体記憶装置１は、ロウアドレスで
指定されたワード線とコラムアドレスで指定されたビッ
ト線との交点のメモリセルを選択し、このメモリセルに
情報を書込んだりあるいは読出したりするＲＡＭ （ラ
ンダムアクセスメモリ）２を備えるとともに、ＳＡＭ（
シリアルアクセスメモリ）３を備えている。ＳＡＭ３は
シリアルアクセスストローブ信号（以下、５ＡＳ）の立
上りに同期してコラムアドレスを（シリアルアクセスの
初期アドレス値として）取込み、シリアルアクセスアド
レス５ＡＡＤを発生するアドレスカウンタ３ａと、予め
設定された冗長アドレスと５ＡＡＤとを比較した結果、
アドレス一致が検出されると、冗長切換信号ＳＯＭを出
力する冗長判定回路３ｂと、ＲＡＭ２の一行分に相当す
る記憶セルおよび冗長セルを持ち、５ＡＡＩＩに従って
記憶セルが順次−つづシリアルにアクセスされるととも
に、ＳＯＭが出力された場合には冗長セルがアクセスさ
れるデータレジスタ３Ｃと、データレジスタ３ｃと入・
出力端子４との間を双方向で接続するシリアル人・出カ
バソファ３ｄとを有している。
１図に示すものがある。第１１図において、１は半導体
記憶装置であり、半導体記憶装置１は、ロウアドレスで
指定されたワード線とコラムアドレスで指定されたビッ
ト線との交点のメモリセルを選択し、このメモリセルに
情報を書込んだりあるいは読出したりするＲＡＭ （ラ
ンダムアクセスメモリ）２を備えるとともに、ＳＡＭ（
シリアルアクセスメモリ）３を備えている。ＳＡＭ３は
シリアルアクセスストローブ信号（以下、５ＡＳ）の立
上りに同期してコラムアドレスを（シリアルアクセスの
初期アドレス値として）取込み、シリアルアクセスアド
レス５ＡＡＤを発生するアドレスカウンタ３ａと、予め
設定された冗長アドレスと５ＡＡＤとを比較した結果、
アドレス一致が検出されると、冗長切換信号ＳＯＭを出
力する冗長判定回路３ｂと、ＲＡＭ２の一行分に相当す
る記憶セルおよび冗長セルを持ち、５ＡＡＩＩに従って
記憶セルが順次−つづシリアルにアクセスされるととも
に、ＳＯＭが出力された場合には冗長セルがアクセスさ
れるデータレジスタ３Ｃと、データレジスタ３ｃと入・
出力端子４との間を双方向で接続するシリアル人・出カ
バソファ３ｄとを有している。
しかしながら、このような従来の半導体記憶装置にあっ
ては、アドレスカウンタ３ａへの二１ラムアドレスの取
込タイミングがＳＡＳ信号の立上りに同期して行われる
構成となっていたため、シリアルアクセススピードの高
速化の面で問題点があった。
ては、アドレスカウンタ３ａへの二１ラムアドレスの取
込タイミングがＳＡＳ信号の立上りに同期して行われる
構成となっていたため、シリアルアクセススピードの高
速化の面で問題点があった。
すなわち、大容量メモリ装置では、冗長構成を取ること
は不可欠であり、必然的に冗長判定動作を必要とする。
は不可欠であり、必然的に冗長判定動作を必要とする。
冗長判定動作は、アクセスしようとするセルのアドレス
と予め不良セルとしてプログラムされた冗長アドレスと
を比較し、これらが一致するか否かによって判定される
が、この動作は、アクセスしようとするセルのアドレス
、すなわち、５ＡＡＤが確定した後でなければ行えない
。
と予め不良セルとしてプログラムされた冗長アドレスと
を比較し、これらが一致するか否かによって判定される
が、この動作は、アクセスしようとするセルのアドレス
、すなわち、５ＡＡＤが確定した後でなければ行えない
。
したがって、５ＡＡＤの確定、さらに冗長判定といった
内部動作を経なければシリアルアクセスを行うことがで
きない。その結果、高速化を意図してＳＡＳ信号の周期
長を短縮化しようとしても、上記内部動作に要する時間
だけ短縮化が制限され、高速化の阻害要因となっていた
。
内部動作を経なければシリアルアクセスを行うことがで
きない。その結果、高速化を意図してＳＡＳ信号の周期
長を短縮化しようとしても、上記内部動作に要する時間
だけ短縮化が制限され、高速化の阻害要因となっていた
。
そこで、本発明は、Ｓ Ａ Ｓ 信号の立下りに同期し
、て必要な内部動作を開始し、Ｓ Ａ Ｓ信号が立上っ
たときには、速やかにシリアルアクセス動作を行えるよ
うにすることにより、ＳＡＳ信号の周期長の短縮化を可
能にし２てシリアルアクセススピードの高速化を図るこ
とを目的としている。
、て必要な内部動作を開始し、Ｓ Ａ Ｓ信号が立上っ
たときには、速やかにシリアルアクセス動作を行えるよ
うにすることにより、ＳＡＳ信号の周期長の短縮化を可
能にし２てシリアルアクセススピードの高速化を図るこ
とを目的としている。
（課題を解決するだめの手段〕
本発明では、十記目的を達成するために、シリアルアク
セスストローブ信号の立下りに同期してシリアルアクセ
スの初期ア）・レス値を取込むとともに、その後のシリ
アルアクセスストローブ（、？ 号のず１下りに同期し
てアドレス値をカウントアツプしてシリアルアクセスア
ドレス信号を発生する第１のカウンタと、該第１のカウ
ンタで発生したシリアルアクセスアルレス信号と冗長ア
ドレス信号とを比較して冗長メモリセルへの切換を判定
する冗長判定手段と、前記シリアルアクセスストローブ
信号の立」ニリに同期して第１のカウンタで発生したシ
リアルアクセスアドレス信号を取込み、出力する第２の
カウンタと、第２のカウンタからのシリアルアクセスア
ドレス信号と冗長判定手段からの判定結果信号に従って
、１つのセルがアクセスされるデータレジスタと、を備
えて構成している。
セスストローブ信号の立下りに同期してシリアルアクセ
スの初期ア）・レス値を取込むとともに、その後のシリ
アルアクセスストローブ（、？ 号のず１下りに同期し
てアドレス値をカウントアツプしてシリアルアクセスア
ドレス信号を発生する第１のカウンタと、該第１のカウ
ンタで発生したシリアルアクセスアルレス信号と冗長ア
ドレス信号とを比較して冗長メモリセルへの切換を判定
する冗長判定手段と、前記シリアルアクセスストローブ
信号の立」ニリに同期して第１のカウンタで発生したシ
リアルアクセスアドレス信号を取込み、出力する第２の
カウンタと、第２のカウンタからのシリアルアクセスア
ドレス信号と冗長判定手段からの判定結果信号に従って
、１つのセルがアクセスされるデータレジスタと、を備
えて構成している。
本発明では、ＳＡＳ信号の立下りに同期して第１のカウ
ンタに初期アドレス値が取込まれ、そして、その後のＳ
ＡＳ信号の立下りに同期して上記初期アドレス値がカウ
ントアンプされ、シリアルアクセスアドレス信号が作ら
れる。
ンタに初期アドレス値が取込まれ、そして、その後のＳ
ＡＳ信号の立下りに同期して上記初期アドレス値がカウ
ントアンプされ、シリアルアクセスアドレス信号が作ら
れる。
したがって、冗長判定動作を含む内部動作をＳＡＳ信号
の立上り以前に開始させることができるので、ＳＡＳ信
号の周期長を短縮化することが可能になり、シリアルア
クセススピードの高速化が図られる。
の立上り以前に開始させることができるので、ＳＡＳ信
号の周期長を短縮化することが可能になり、シリアルア
クセススピードの高速化が図られる。
（実施例〕
以下、本発明を図面に基づいて説明する。
原五翌泗−
第１図は本発明の原理説明図である。第１図において、
１０は第１のカウンタ、１１は第２のカウンタ、１２は
冗長判定手段、１３はゲート＆ラッチであり、第１のカ
ウンタ１０にはコラムアドレス信号Ｃ０、転送制御信号
ＳＡＴ、反転シリアルアクセスストローブ信号ＳＡＳが
入力されている。なお、反転シリアルアクセスストロー
ブ信号ＳＡＳはシリアルアクセスストローブ信号ＳＡＳ
に対して１８０°位相の違う信号であり、ＳＡＳの立下
りは否τ丁聯立上りに一致している。第１のカウンタｌ
Ｏおよび第２のカウンタ１１は第２のカウンタ１１側を
マスター、第１のカウンタｌＯ側をスレーブとするマス
タースレーブ型のフリップフロップを構成しており、第
１のカウンタ１０はＳＡＴが“Ｈ”のときに、ＳＡＳが
立上ると、このタイミングでＣＡＤを初期アドレスとし
て取込み、これをそのままスレーブアドレスＳＡＤとし
て出力する。第２のカウンタ１１はＳＡＳの立上りでＳ
ＡＤを取込み、このＳＡＤをマスクアドレスＭＡＤとし
て出力する。
１０は第１のカウンタ、１１は第２のカウンタ、１２は
冗長判定手段、１３はゲート＆ラッチであり、第１のカ
ウンタ１０にはコラムアドレス信号Ｃ０、転送制御信号
ＳＡＴ、反転シリアルアクセスストローブ信号ＳＡＳが
入力されている。なお、反転シリアルアクセスストロー
ブ信号ＳＡＳはシリアルアクセスストローブ信号ＳＡＳ
に対して１８０°位相の違う信号であり、ＳＡＳの立下
りは否τ丁聯立上りに一致している。第１のカウンタｌ
Ｏおよび第２のカウンタ１１は第２のカウンタ１１側を
マスター、第１のカウンタｌＯ側をスレーブとするマス
タースレーブ型のフリップフロップを構成しており、第
１のカウンタ１０はＳＡＴが“Ｈ”のときに、ＳＡＳが
立上ると、このタイミングでＣＡＤを初期アドレスとし
て取込み、これをそのままスレーブアドレスＳＡＤとし
て出力する。第２のカウンタ１１はＳＡＳの立上りでＳ
ＡＤを取込み、このＳＡＤをマスクアドレスＭＡＤとし
て出力する。
また、第１のカウンタ１０は取込んだＣＡｌ１を百ア〕
の立上り毎にカウントアンプしていき、これをＳＡＤと
して出力する動作も行う。
の立上り毎にカウントアンプしていき、これをＳＡＤと
して出力する動作も行う。
第２図のタイミングチャートにおいて、第１のカウンタ
ｌＯからのＳＡＤは、ＳＡＳの立」ニリ、ずなわちＳＡ
Ｓの立下りに同期して更新され、また、ＭＡＤはＳＡＳ
の立上り番こ同期して更新されている。冗長判定手段１
２は、ＳＡＤと冗長アドレスとに基づいて冗長判定を行
い、この判定動作はＳＡＳの立上り以前に開始され、必
要に応して判定結果を示す信号ＳＡが出力される。そし
て、ＳＡＳが立上ると、ゲート＆ラッチ１３が開かれて
ＳＯＭが出力されるとともに、第２のカウンタ１１から
ＭＡＤが取出される。データレジスタは、その１つのレ
ジスフセルがＭＡＤでアクセスされるとともに、ＳＯＭ
が出力されているとき、すなわち、冗長切換えを要する
ときには冗長用セルに切換えられ、シリアルアクセス動
作が開始される。
ｌＯからのＳＡＤは、ＳＡＳの立」ニリ、ずなわちＳＡ
Ｓの立下りに同期して更新され、また、ＭＡＤはＳＡＳ
の立上り番こ同期して更新されている。冗長判定手段１
２は、ＳＡＤと冗長アドレスとに基づいて冗長判定を行
い、この判定動作はＳＡＳの立上り以前に開始され、必
要に応して判定結果を示す信号ＳＡが出力される。そし
て、ＳＡＳが立上ると、ゲート＆ラッチ１３が開かれて
ＳＯＭが出力されるとともに、第２のカウンタ１１から
ＭＡＤが取出される。データレジスタは、その１つのレ
ジスフセルがＭＡＤでアクセスされるとともに、ＳＯＭ
が出力されているとき、すなわち、冗長切換えを要する
ときには冗長用セルに切換えられ、シリアルアクセス動
作が開始される。
したがって、シリアルアクセス動作は、ＭＡＤとＳＯＭ
が出力されたとき、換言すれば、ＳＡＳの立上り直後か
ら開始されるので、ＳＡＳの周期長を短縮することがで
き、シリアルアクセススピードを高速化することができ
るようになる。
が出力されたとき、換言すれば、ＳＡＳの立上り直後か
ら開始されるので、ＳＡＳの周期長を短縮することがで
き、シリアルアクセススピードを高速化することができ
るようになる。
なお、実際の半導体記憶装置では、データレジスタが複
数ビットのアドレスで指定されるので、この複数ビット
をｎビットとすると、第３図に示すような概念構成図と
なる。
数ビットのアドレスで指定されるので、この複数ビット
をｎビットとすると、第３図に示すような概念構成図と
なる。
第３図において、アドレスカウンタ２０は、上述の第１
のカウンタ１０および第２のカウンタ１１を１つのビッ
トに対応させて、これをｎビット分備えるもので、アド
レスカウンタ２０からは、ｎビット分のＳＡＤおよびＭ
ＡＤが取出される。なお、２１はクロック発生回路であ
り、クロック発生回路２１はＳＡＳと同一タイミングの
クロック信号φと、ＳＡＳを反転したクロック信号φを
発生するものである。
のカウンタ１０および第２のカウンタ１１を１つのビッ
トに対応させて、これをｎビット分備えるもので、アド
レスカウンタ２０からは、ｎビット分のＳＡＤおよびＭ
ＡＤが取出される。なお、２１はクロック発生回路であ
り、クロック発生回路２１はＳＡＳと同一タイミングの
クロック信号φと、ＳＡＳを反転したクロック信号φを
発生するものである。
このようにしても、ｎビットのＳＡＤはＴの立上り、す
なわちＳＡＳの立下りに同期して取出され、また、ｎビ
ットのＭＡＤはφの立上り、すなわちＳＡＳの立上りに
同期して取出されるから、必要な回部動作をＳＡＳの立
上り以前に開始させることができ、ＳＡＳの周期長を短
縮化してシリアルアクセススピードを高速化することが
できるようになる。
なわちＳＡＳの立下りに同期して取出され、また、ｎビ
ットのＭＡＤはφの立上り、すなわちＳＡＳの立上りに
同期して取出されるから、必要な回部動作をＳＡＳの立
上り以前に開始させることができ、ＳＡＳの周期長を短
縮化してシリアルアクセススピードを高速化することが
できるようになる。
また、ＳＡＭに与えられるコラムアドレス（初期アドレ
ス）は、ＲＡＭ側のコラムデコーダにおいてプリデコー
ドされ、グループ分けされることがあるが、このような
グループ分けの場合には、第５図のようにするのが好ま
しい。
ス）は、ＲＡＭ側のコラムデコーダにおいてプリデコー
ドされ、グループ分けされることがあるが、このような
グループ分けの場合には、第５図のようにするのが好ま
しい。
第５図において、アドレスカウンタ３０は、下位桁に重
みづけされたグループＡカウンタ３０ａと、上位桁に重
みづけされたグループロカウンタ３０ｂとを有している
。なお、グループ数は一例であり、これに限定されるも
のではない。グループＡカウンタ３０ａには、グループ
Ａに含まれるビット数分のマスタースレーブフリソブフ
ロフブ３１ａ〜３Ｉｎ（符号Ｍはマスター、Ｓはスレー
ブを示す）と、マスタースレーブフリンブフロップ３１
ｎからのマスタ出力を受けて牛ヤリＱＡを発生するキャ
リ回路３２とを有している。また、グループロカウンタ
３０ｂは、グループＢに含まれるビット数分のマスター
スレーフ゛フリンブフロツプ３３ａ〜３３ｍを有してい
る。３４はグループＡ用のシフトクロック発生回路であ
り、シフトクロック発生回路３４ば、ＳＡＳと同一タイ
ミングのクロック信号φ１ と、ＳＡＳを反転したり１
．１ツク仁号φ１とを発生する。３５はグループＢ用の
シフトクロック発生回路であり、シフトクロック発生回
路３５は、ＱＡが出力される毎に、ＳＡＳと同一タイミ
ングのクロック信号φ２と、ＳＡＳを反転したクロック
信号φ２とを発生する。なお、３６はグループＡ側の冗
長判定回路、３７はグループＢ側の冗長判定回路、３８
は冗長判定回路３６および３７からの判定結果信号ＡＧ
およびＢＧを受けてＳＡＳの立上りのタイミングでＳＯ
Ｍを出力するゲート＆ランチである。
みづけされたグループＡカウンタ３０ａと、上位桁に重
みづけされたグループロカウンタ３０ｂとを有している
。なお、グループ数は一例であり、これに限定されるも
のではない。グループＡカウンタ３０ａには、グループ
Ａに含まれるビット数分のマスタースレーブフリソブフ
ロフブ３１ａ〜３Ｉｎ（符号Ｍはマスター、Ｓはスレー
ブを示す）と、マスタースレーブフリンブフロップ３１
ｎからのマスタ出力を受けて牛ヤリＱＡを発生するキャ
リ回路３２とを有している。また、グループロカウンタ
３０ｂは、グループＢに含まれるビット数分のマスター
スレーフ゛フリンブフロツプ３３ａ〜３３ｍを有してい
る。３４はグループＡ用のシフトクロック発生回路であ
り、シフトクロック発生回路３４ば、ＳＡＳと同一タイ
ミングのクロック信号φ１ と、ＳＡＳを反転したり１
．１ツク仁号φ１とを発生する。３５はグループＢ用の
シフトクロック発生回路であり、シフトクロック発生回
路３５は、ＱＡが出力される毎に、ＳＡＳと同一タイミ
ングのクロック信号φ２と、ＳＡＳを反転したクロック
信号φ２とを発生する。なお、３６はグループＡ側の冗
長判定回路、３７はグループＢ側の冗長判定回路、３８
は冗長判定回路３６および３７からの判定結果信号ＡＧ
およびＢＧを受けてＳＡＳの立上りのタイミングでＳＯ
Ｍを出力するゲート＆ランチである。
第６図のタイミングチャー１．において、グループＡの
ＳＡＤは、φ１の立上り、すなわちＳＡＳの立Ｆり毎に
更新され、Ｍ八りはφ、の立上り、すなわち、ＳＡＳの
立上り毎に更新されている。
ＳＡＤは、φ１の立上り、すなわちＳＡＳの立Ｆり毎に
更新され、Ｍ八りはφ、の立上り、すなわち、ＳＡＳの
立上り毎に更新されている。
そして、グループＡカウンタ３０ａのカウントが一順す
ると、キャリ回路３２からＱＡが出力される。
ると、キャリ回路３２からＱＡが出力される。
グループＢのＳＡＤは、このＱＡを受けて７７の立上り
、すなわちＳＡＳの立下りで更新され、ＭＡＤはφ、の
立上り、すなわち、ＳＡＳの立上りで更新される。
、すなわちＳＡＳの立下りで更新され、ＭＡＤはφ、の
立上り、すなわち、ＳＡＳの立上りで更新される。
：ｌ１」（列Ｉ肌
第７〜１０図は本発明に係る半導体記憶装置の一実施例
を示す図である。
を示す図である。
まず、構成を説明する。第７図において、４０はＲＡＭ
、４１はＳＡＭである。ＲＡＭ４０は、マルチブレクス
された外部アドレス信号を取込み、ロウアドレス信号お
よびコラムアドレス信号に振り分けるアドレスカンタァ
４２と、ロウアドレス信号をデコードしてメモリセルア
レイ４３の１つのワード′線を指定するロウデコーダ４
４と、コラムアドレス信号をデコードしてメモリセルア
レイ４３の１つのビット線を指定するコラムデコーダ４
５と、指定されたビット線の電位を増幅してデータの読
出しや書込みを行うセンスアンプ＆Ｉ１０ゲート４６と
、ランダム人・出力端子４７とセンスアンプ＆Ｉ１０ゲ
ート４６との間に位置して双方向にデータをやりとりす
る入・出カバソファ４８と、を備えている。
、４１はＳＡＭである。ＲＡＭ４０は、マルチブレクス
された外部アドレス信号を取込み、ロウアドレス信号お
よびコラムアドレス信号に振り分けるアドレスカンタァ
４２と、ロウアドレス信号をデコードしてメモリセルア
レイ４３の１つのワード′線を指定するロウデコーダ４
４と、コラムアドレス信号をデコードしてメモリセルア
レイ４３の１つのビット線を指定するコラムデコーダ４
５と、指定されたビット線の電位を増幅してデータの読
出しや書込みを行うセンスアンプ＆Ｉ１０ゲート４６と
、ランダム人・出力端子４７とセンスアンプ＆Ｉ１０ゲ
ート４６との間に位置して双方向にデータをやりとりす
る入・出カバソファ４８と、を備えている。
一方、ＳＡＭ４１は、転送制御信号ＳＡＴおよびシリア
ルアクセスストローブ信号ＳＡＳを受けてＳＡＴと同一
タイミングのクロック信号φＳＡＴ、ＳＡＴを反転させ
たクロック信号φｓＡｔ、ＳＡＳと同一 タイミングの
クロック信号φ、□、ＳＡＳを反転させたクロック信号
φ、□を発生するクロック発生回路４９と、ＳＡＤ、Ｍ
ＡＤを発生するアトし・スカウンタ５０と、ＳＡＤおよ
び冗長アドレスを比較して冗長判定信号Ｓ。を出力する
冗長判定回路５１と、Ｓ１１を一旦保持し、これをＳＯ
Ｍとして出力するゲートルラッチ５２と、メモリセルア
レイ４３の一行分に相当する複数のレジスタセルと冗長
セルとを含むデータレジスタ５３と、ＭＡＤをデコード
してデータレジスタ５３の１つのレジスタセルを指定す
るデコーダ５４と、シリアル人・出力端子５５とデータ
レジスタ５３との間に介在し、データを双方向にやりと
りするシリアル人・出力バッファ５６と、を備えている
。
ルアクセスストローブ信号ＳＡＳを受けてＳＡＴと同一
タイミングのクロック信号φＳＡＴ、ＳＡＴを反転させ
たクロック信号φｓＡｔ、ＳＡＳと同一 タイミングの
クロック信号φ、□、ＳＡＳを反転させたクロック信号
φ、□を発生するクロック発生回路４９と、ＳＡＤ、Ｍ
ＡＤを発生するアトし・スカウンタ５０と、ＳＡＤおよ
び冗長アドレスを比較して冗長判定信号Ｓ。を出力する
冗長判定回路５１と、Ｓ１１を一旦保持し、これをＳＯ
Ｍとして出力するゲートルラッチ５２と、メモリセルア
レイ４３の一行分に相当する複数のレジスタセルと冗長
セルとを含むデータレジスタ５３と、ＭＡＤをデコード
してデータレジスタ５３の１つのレジスタセルを指定す
るデコーダ５４と、シリアル人・出力端子５５とデータ
レジスタ５３との間に介在し、データを双方向にやりと
りするシリアル人・出力バッファ５６と、を備えている
。
第８図はアドレスカウンタ５０の一例を示す図である。
アドレスカウンタ５０はコラムアドレス信号のビット数
分のマスタースレーブ型フリップフロ・７ブＦ Ｆ ｏ
” Ｆ Ｆ ｎを備えている。第９図は代表としてＦ
Ｆｏの構成を示す図である。ＦＦｏのスレーブ側Ｓは、
２つのＰチャネルトランジスタ６０．６１と２つのＮチ
ャネルトランジスタ６２．６３をトーテムポール接続し
た第１のゲート６４と、３つのＰチャネルトランジスタ
６５．６６．６７と３つのＮチャネルトランジスタ６８
．６９．７０をトーテムポール接続した第２のゲート７
１と、４つのＰチャネルトランジスタ７２．７３．７４
．７５と４つのＮチャネルトランジスタ７６．７７．７
８．７９とにより構成されたスレーブ側フリソブフロン
プ８０と、を備え、第１のゲート６４はφ、Ａアが“Ｌ
”でφ３ＡＴが“Ｉ］″のときにＡｏ（コラムアドレス
信号）を取込み、スレーブ側フリップフロップ８０はφ
、□が“Ｈ”から“Ｌ”へ（φｓｓｓが“Ｌ”から“Ｈ
″）と切換わると、ずなわち、ＳＡＳが立下ると、取込
まれたＡＯをラッチし、ラッチしたＡＯをＡｏ’（ＳＡ
Ｄ）として出力するとともに、マスター側Ｍに送る。
分のマスタースレーブ型フリップフロ・７ブＦ Ｆ ｏ
” Ｆ Ｆ ｎを備えている。第９図は代表としてＦ
Ｆｏの構成を示す図である。ＦＦｏのスレーブ側Ｓは、
２つのＰチャネルトランジスタ６０．６１と２つのＮチ
ャネルトランジスタ６２．６３をトーテムポール接続し
た第１のゲート６４と、３つのＰチャネルトランジスタ
６５．６６．６７と３つのＮチャネルトランジスタ６８
．６９．７０をトーテムポール接続した第２のゲート７
１と、４つのＰチャネルトランジスタ７２．７３．７４
．７５と４つのＮチャネルトランジスタ７６．７７．７
８．７９とにより構成されたスレーブ側フリソブフロン
プ８０と、を備え、第１のゲート６４はφ、Ａアが“Ｌ
”でφ３ＡＴが“Ｉ］″のときにＡｏ（コラムアドレス
信号）を取込み、スレーブ側フリップフロップ８０はφ
、□が“Ｈ”から“Ｌ”へ（φｓｓｓが“Ｌ”から“Ｈ
″）と切換わると、ずなわち、ＳＡＳが立下ると、取込
まれたＡＯをラッチし、ラッチしたＡＯをＡｏ’（ＳＡ
Ｄ）として出力するとともに、マスター側Ｍに送る。
マスター側Ｍは、２つのＰチャネルトランジスタ８１．
８２と２つのＮチャネルトランジスタ８３．８４とをト
ーテムポール接続した第１のゲート８５と、３つのＰチ
ャネルトランジスタ８６．８７．８８と３つのＮチャネ
ルトランジスタ８９．９０．９１とにより構成されたマ
スター側フリップフロップ９２と、を備え、第１のゲー
ト８５およびマスター側フリップフロップ９２は、φ、
□が“Ｌ”から“Ｈ”へ（φＳＡＳが“Ｈ”から“Ｌ”
）と切換ねると、すなわちＳＡＳが立上ると、スレーブ
側ＳからのＡＯ′をラッチし、ラッチしたＡＯ′をＡ□
’（ＭＡＤ）として出力する。
８２と２つのＮチャネルトランジスタ８３．８４とをト
ーテムポール接続した第１のゲート８５と、３つのＰチ
ャネルトランジスタ８６．８７．８８と３つのＮチャネ
ルトランジスタ８９．９０．９１とにより構成されたマ
スター側フリップフロップ９２と、を備え、第１のゲー
ト８５およびマスター側フリップフロップ９２は、φ、
□が“Ｌ”から“Ｈ”へ（φＳＡＳが“Ｈ”から“Ｌ”
）と切換ねると、すなわちＳＡＳが立上ると、スレーブ
側ＳからのＡＯ′をラッチし、ラッチしたＡＯ′をＡ□
’（ＭＡＤ）として出力する。
第１０図は冗長判定回路５１、ゲートルラッチ５２の一
例を示す図である。冗長判定回路５１はｎ個のＥＸＮＯ
ＲゲートＥゲートＥＮＲと、１つのｎ入力ＮＡＮＤゲー
ト９３とを備え、アドレスカウンタ５０からの５ＡＤ（
Ａｏ’〜Ａｎ ’）と冗長アドレス（ヒユーズアドレス
Ｆｏ〜Ｆｎ）との一致を検出し、一致が検出されるとＳ
Ｎを出力する。また、ゲートルラッチ５２は、２つのＰ
チャネルトランジスタ９４．９５と２つのＮチャネルト
ランジスタ９６．９７をトーテムポール接続した第１の
ゲート９８と、３つのＰチャネルトランジスタ９９．１
００．１０１と３つのＮチャネルトランジスタ１０２．
１０３ 、＋０４から構成されたフリップフロップ１０
５と、Ｐチャネルトランジスタ１０６およびＮチャネル
トランジスタ１０７からなる出力インバータゲ−１−１
０８と、を備え、第１のゲート９８およびフリップフロ
ップ１０５はφＳＡＳがＬ″から“Ｈ′へ（φＳＡＩが
′Ｈ′から１Ｌ″）と切換ると、すなわちＳＡＳが立上
ると、冗長判定回路５１からのＳ１１をラッチし、この
ラッチしたＳＭをＳＯＭとして出力する。
例を示す図である。冗長判定回路５１はｎ個のＥＸＮＯ
ＲゲートＥゲートＥＮＲと、１つのｎ入力ＮＡＮＤゲー
ト９３とを備え、アドレスカウンタ５０からの５ＡＤ（
Ａｏ’〜Ａｎ ’）と冗長アドレス（ヒユーズアドレス
Ｆｏ〜Ｆｎ）との一致を検出し、一致が検出されるとＳ
Ｎを出力する。また、ゲートルラッチ５２は、２つのＰ
チャネルトランジスタ９４．９５と２つのＮチャネルト
ランジスタ９６．９７をトーテムポール接続した第１の
ゲート９８と、３つのＰチャネルトランジスタ９９．１
００．１０１と３つのＮチャネルトランジスタ１０２．
１０３ 、＋０４から構成されたフリップフロップ１０
５と、Ｐチャネルトランジスタ１０６およびＮチャネル
トランジスタ１０７からなる出力インバータゲ−１−１
０８と、を備え、第１のゲート９８およびフリップフロ
ップ１０５はφＳＡＳがＬ″から“Ｈ′へ（φＳＡＩが
′Ｈ′から１Ｌ″）と切換ると、すなわちＳＡＳが立上
ると、冗長判定回路５１からのＳ１１をラッチし、この
ラッチしたＳＭをＳＯＭとして出力する。
このような構成において、シリアルアクセス時には、Ｓ
ＡＴは“Ｌ”論理にされる。これにより、φＳ＾丁＝“
Ｌ′・φＳＡＴ ＝“Ｈ“となって・アドレスカウンタ
５０のＦＦｏ〜ＦＦｎはコラムアトレア 大信号（Ａｏ−Ａｎ）を初期値として取込む。アドレス
カウンタ５０のスレーブ側ＳはＳＡＳの立下りでＡ ｏ
−Ａ ｎをラッチするとともに、５ＡＤ（ＡＯ′〜Ａ
ｎ’）を出力する。また、アドレスカウンタ５０はＳＡ
Ｓの立上りタイミングでＳＡＤをマスター側にラッチす
るとともに、ＭＡＤ （Ａｏ −Ａｎ″）として出力
する。冗長判定回路５１は、アドレスカウンタ５０から
のＳＡＤと冗長アドレス（Ｆｏ−Ｆｎ）との一致を取り
その結果（ＳＨ）をゲートムラフチ５２に出力する。ゲ
ートアンドラッチ５２は、このＳＮをＳＡＳの立上りタ
イミングでラッチし、ＳＯＭとして出力する。
ＡＴは“Ｌ”論理にされる。これにより、φＳ＾丁＝“
Ｌ′・φＳＡＴ ＝“Ｈ“となって・アドレスカウンタ
５０のＦＦｏ〜ＦＦｎはコラムアトレア 大信号（Ａｏ−Ａｎ）を初期値として取込む。アドレス
カウンタ５０のスレーブ側ＳはＳＡＳの立下りでＡ ｏ
−Ａ ｎをラッチするとともに、５ＡＤ（ＡＯ′〜Ａ
ｎ’）を出力する。また、アドレスカウンタ５０はＳＡ
Ｓの立上りタイミングでＳＡＤをマスター側にラッチす
るとともに、ＭＡＤ （Ａｏ −Ａｎ″）として出力
する。冗長判定回路５１は、アドレスカウンタ５０から
のＳＡＤと冗長アドレス（Ｆｏ−Ｆｎ）との一致を取り
その結果（ＳＨ）をゲートムラフチ５２に出力する。ゲ
ートアンドラッチ５２は、このＳＮをＳＡＳの立上りタ
イミングでラッチし、ＳＯＭとして出力する。
すなわち、アドレスカウンタのセットおよび冗長判定と
いった内部動作がＳＡＳの立下りから開始され、ＳＡＳ
の立上りでは、すべての内部動作を完了させることがで
きる。したがって、ＳＡＳの立上りとともに、速やかに
シリアルアクセス動作を行うことができるようになる。
いった内部動作がＳＡＳの立下りから開始され、ＳＡＳ
の立上りでは、すべての内部動作を完了させることがで
きる。したがって、ＳＡＳの立上りとともに、速やかに
シリアルアクセス動作を行うことができるようになる。
このことは、ＳＡＳの一周期長を短縮できることを意味
しており、この短縮化に伴ってシリアルアクセススピー
ドの高速化を達成することができる。
しており、この短縮化に伴ってシリアルアクセススピー
ドの高速化を達成することができる。
本発明によれば、ＳＡＳ信号の立下りに同期して必要な
内部動作、例えばカウンタのセントや冗長判定を開始さ
せることができ、ＳＡＳ信号が立上ったときには、速や
かにシリアルアクセスを行うことができる。したがって
、ＳＡＳ信号の周期長を短縮化することができるように
なり、シリアルアクセススピードを高速化することがで
きる。
内部動作、例えばカウンタのセントや冗長判定を開始さ
せることができ、ＳＡＳ信号が立上ったときには、速や
かにシリアルアクセスを行うことができる。したがって
、ＳＡＳ信号の周期長を短縮化することができるように
なり、シリアルアクセススピードを高速化することがで
きる。
第１図は本発明の原理ブロック図、
第２図は第１図のタイミングチャート、第３図は複数ビ
ット構成に対応させた概、念構成図、 第４図は第３図のタイミングチャート、第５図はグルー
プ分けされたアドレスに対応する場合の構成図、 第６図は第５図のタイミングチャート、第７〜１０図は
本発明に係る半導体記憶装置の一実施例を示す図であり
、 第７図はその全体構成図、 第８図はそのアドレスカウンタの一例を示す構成図、 第９図はそのＦＦｏの一例を示す構成図、第１０図はそ
の冗長判定回路およびゲート＆ラッチの一例を示す構成
図、 第１Ｉ図は従来例を示すその要部構成図である。 ＳＡＳ・・・・・・シリアルアクセスストローブ信号、
１０・・・・・・第１のカウンタ、 １１・・・・・・第２のカウンタ、 １２・・・・・・冗長判定手段、 ３０・・・・・・アドレスカウンタ（第１および第２の
カウンタ）、 ３６．３７・・・・・・冗長判定回路（冗長判定手段）
、５０・・・・・・アドレスカウンタ（第１および第２
のカウンタ）、 ５１・・・・・・冗長判定回路（冗長判定手段）、５３
・・・・・・データレジスタ、 ２ 】
ット構成に対応させた概、念構成図、 第４図は第３図のタイミングチャート、第５図はグルー
プ分けされたアドレスに対応する場合の構成図、 第６図は第５図のタイミングチャート、第７〜１０図は
本発明に係る半導体記憶装置の一実施例を示す図であり
、 第７図はその全体構成図、 第８図はそのアドレスカウンタの一例を示す構成図、 第９図はそのＦＦｏの一例を示す構成図、第１０図はそ
の冗長判定回路およびゲート＆ラッチの一例を示す構成
図、 第１Ｉ図は従来例を示すその要部構成図である。 ＳＡＳ・・・・・・シリアルアクセスストローブ信号、
１０・・・・・・第１のカウンタ、 １１・・・・・・第２のカウンタ、 １２・・・・・・冗長判定手段、 ３０・・・・・・アドレスカウンタ（第１および第２の
カウンタ）、 ３６．３７・・・・・・冗長判定回路（冗長判定手段）
、５０・・・・・・アドレスカウンタ（第１および第２
のカウンタ）、 ５１・・・・・・冗長判定回路（冗長判定手段）、５３
・・・・・・データレジスタ、 ２ 】
Claims (1)
- 【特許請求の範囲】 シリアルアクセスストローブ信号の立下りに同期してシ
リアルアクセスの初期アドレス値を取込むとともに、 その後のシリアルアクセスストローブ信号の立下りに同
期してアドレス値をカウントアップしてシリアルアクセ
スアドレス信号を発生する第１のカウンタと、 該第１のカウンタで発生したシリアルアクセスアドレス
信号と冗長アドレス信号とを比較して冗長メモリセルへ
の切換を判定する冗長判定手段と、前記シリアルアクセ
スストローブ信号の立上りに同期して第１のカウンタで
発生したシリアルアクセスアドレス信号を取込み、出力
する第２のカウンタと、 第２のカウンタからのシリアルアクセスアドレス信号と
冗長判定手段からの判定結果信号に従って、１つのセル
がアクセスされるデータレジスタと、を備えたことを特
徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235697A JPH0283899A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置 |
| US07/408,028 US5097447A (en) | 1988-09-20 | 1989-09-15 | Semiconductor memory device having a serial access memory |
| EP89309443A EP0364110B1 (en) | 1988-09-20 | 1989-09-18 | Semiconductor memory device having a serial access memory |
| DE68919464T DE68919464T2 (de) | 1988-09-20 | 1989-09-18 | Halbleiterspeichereinrichtung, die einen Speicher mit Seriengriff aufweist. |
| KR8913538A KR920010820B1 (en) | 1988-09-20 | 1989-09-20 | Serial access memory within semiconductor memory devie |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235697A JPH0283899A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283899A true JPH0283899A (ja) | 1990-03-23 |
Family
ID=16989884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235697A Pending JPH0283899A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5097447A (ja) |
| EP (1) | EP0364110B1 (ja) |
| JP (1) | JPH0283899A (ja) |
| KR (1) | KR920010820B1 (ja) |
| DE (1) | DE68919464T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2880547B2 (ja) * | 1990-01-19 | 1999-04-12 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0821233B2 (ja) | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| GB2247965B (en) * | 1990-09-14 | 1994-08-24 | Samsung Electronics Co Ltd | Dual-port memory device |
| US5799186A (en) * | 1990-12-20 | 1998-08-25 | Eastman Kodak Company | Method and apparatus for programming a peripheral processor with a serial output memory device |
| JP2549209B2 (ja) * | 1991-01-23 | 1996-10-30 | 株式会社東芝 | 半導体記憶装置 |
| AU642978B2 (en) * | 1991-03-12 | 1993-11-04 | Alcatel N.V. | Method and device for aquisition and alignment of data |
| US5325502A (en) * | 1991-05-15 | 1994-06-28 | Micron Technology, Inc. | Pipelined SAM register serial output |
| US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
| JP2687785B2 (ja) * | 1991-09-27 | 1997-12-08 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0775015B2 (ja) * | 1991-12-19 | 1995-08-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ通信及び処理システム並びにデータ通信処理方法 |
| JP4018159B2 (ja) * | 1993-06-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| FR2710445B1 (fr) * | 1993-09-20 | 1995-11-03 | Sgs Thomson Microelectronics | Circuit de redondance dynamique pour mémoire en circuit intégré. |
| US5452261A (en) * | 1994-06-24 | 1995-09-19 | Mosel Vitelic Corporation | Serial address generator for burst memory |
| JP3226425B2 (ja) * | 1994-09-09 | 2001-11-05 | 富士通株式会社 | 半導体記憶装置 |
| US5513144A (en) * | 1995-02-13 | 1996-04-30 | Micron Technology, Inc. | On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same |
| US5678017A (en) | 1995-03-24 | 1997-10-14 | Micron Technology, Inc. | Automatic reloading of serial read operation pipeline on last bit transfers to serial access memory in split read transfer operations |
| JP3828222B2 (ja) * | 1996-02-08 | 2006-10-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH10334689A (ja) * | 1997-05-30 | 1998-12-18 | Fujitsu Ltd | 半導体記憶装置 |
| US6182239B1 (en) * | 1998-02-06 | 2001-01-30 | Stmicroelectronics, Inc. | Fault-tolerant codes for multi-level memories |
| US6078548A (en) * | 1999-03-08 | 2000-06-20 | Winbond Electronics Corporation | CPU capable of modifying built-in program codes thereof and method for the same |
| JP4600792B2 (ja) * | 2000-07-13 | 2010-12-15 | エルピーダメモリ株式会社 | 半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4292674A (en) * | 1979-07-27 | 1981-09-29 | Sperry Corporation | One word buffer memory system |
| JPS57164331A (en) * | 1981-04-02 | 1982-10-08 | Nec Corp | Buffer controller |
| JPS6148200A (ja) * | 1984-08-14 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6337899A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63136391A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体メモリ装置 |
| JP2639650B2 (ja) * | 1987-01-14 | 1997-08-13 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| US4823302A (en) * | 1987-01-30 | 1989-04-18 | Rca Licensing Corporation | Block oriented random access memory able to perform a data read, a data write and a data refresh operation in one block-access time |
| JPS6433800A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Semiconductor memory |
| JPH07105157B2 (ja) * | 1987-09-10 | 1995-11-13 | 日本電気株式会社 | 冗長メモリセル使用判定回路 |
| US4885720A (en) * | 1988-04-01 | 1989-12-05 | International Business Machines Corporation | Memory device and method implementing wordline redundancy without an access time penalty |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
-
1988
- 1988-09-20 JP JP63235697A patent/JPH0283899A/ja active Pending
-
1989
- 1989-09-15 US US07/408,028 patent/US5097447A/en not_active Expired - Lifetime
- 1989-09-18 EP EP89309443A patent/EP0364110B1/en not_active Expired - Lifetime
- 1989-09-18 DE DE68919464T patent/DE68919464T2/de not_active Expired - Fee Related
- 1989-09-20 KR KR8913538A patent/KR920010820B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010820B1 (en) | 1992-12-17 |
| EP0364110A3 (en) | 1990-05-23 |
| EP0364110B1 (en) | 1994-11-23 |
| US5097447A (en) | 1992-03-17 |
| DE68919464D1 (de) | 1995-01-05 |
| DE68919464T2 (de) | 1995-04-20 |
| EP0364110A2 (en) | 1990-04-18 |
| KR900005456A (ko) | 1990-04-14 |
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