JPS6338899B2 - - Google Patents
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- JPS6338899B2 JPS6338899B2 JP56209103A JP20910381A JPS6338899B2 JP S6338899 B2 JPS6338899 B2 JP S6338899B2 JP 56209103 A JP56209103 A JP 56209103A JP 20910381 A JP20910381 A JP 20910381A JP S6338899 B2 JPS6338899 B2 JP S6338899B2
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- JP
- Japan
- Prior art keywords
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- pulse
- code
- shift register
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、高速２値デイジタル伝送方式に用い
る符号変換回路に関するものである。
る符号変換回路に関するものである。
（背景技術）
従来、高速２値デイジタル伝送方式においては
第１図Ａに示すように、スクランブラのみからな
る符号変換装置が用いられることが多い。この装
置を用いた場合、デイジタル信号系列のマーク率
を1/2に収束させ、ランダム化することにより定
常的な伝送特性の確保、ジツタ抑圧等が確率的に
行われる。しかし信号パターンによつては、長い
同符号連続が生じる可能性があり、符号間干渉の
増加、タイミング抽出不能等、伝送品質の劣化を
生み出す欠点を持つている。
第１図Ａに示すように、スクランブラのみからな
る符号変換装置が用いられることが多い。この装
置を用いた場合、デイジタル信号系列のマーク率
を1/2に収束させ、ランダム化することにより定
常的な伝送特性の確保、ジツタ抑圧等が確率的に
行われる。しかし信号パターンによつては、長い
同符号連続が生じる可能性があり、符号間干渉の
増加、タイミング抽出不能等、伝送品質の劣化を
生み出す欠点を持つている。
また第１図Ｂに示すように、スクランブラと共
に２値ｍビツトをｎ（一般にｎ＝ｍ＋１）ビツト
に符号変換する装置を用いることもある。この場
合、最悪同符号連続数を決定できるが、一般に伝
送路上昇率（伝送速度の上昇率）が大きすぎ、さ
らに符号変換回路の構成が非常に複雑なものにな
り、高速デイジタル伝送方式には不適である。第
１図Ｃに、ｍ＝３とした場合の符号変換回路のブ
ロツク図を示す。この回路では、ゲート数120個、
フリツプフロツプ20個程度が必要となる。
に２値ｍビツトをｎ（一般にｎ＝ｍ＋１）ビツト
に符号変換する装置を用いることもある。この場
合、最悪同符号連続数を決定できるが、一般に伝
送路上昇率（伝送速度の上昇率）が大きすぎ、さ
らに符号変換回路の構成が非常に複雑なものにな
り、高速デイジタル伝送方式には不適である。第
１図Ｃに、ｍ＝３とした場合の符号変換回路のブ
ロツク図を示す。この回路では、ゲート数120個、
フリツプフロツプ20個程度が必要となる。
（発明の課題）
本発明は従来の技術の上記欠点を改善して、符
号間干渉の底減及び確実なタイミング抽出を図る
ことによりデイジタル伝送方式の信頼性を高める
ことを目的とし、２値信号系列のｍビツト目（ｍ
は自然数）にそのパルスの直前あるいは数ビツト
前の補符号を挿入して同符号連続を抑圧するもの
で、その特徴は、入力データをうけ入れる入力端
子と、該入力端子に接続されｋ＋１個（ｋは自然
数）の縦続接続のフリツプフロツプを有するシフ
トレジスタと、パルス間隔T0のクロツクパルス
を１／ｍに分周してmT0毎のパルス幅T0のパル
スC2を発生する分周器と（ｍは２以上の自然
数）、前記シフトレジスタの最終段出力とそのｋ
（１≦ｋ≦ｍ−１）段前の出力との排他的論理和
Ａを前記分周器の出力C2に従つてmT0毎に提供
する排他的論理和手段と、排他的論理和過程に必
要な演算時間分だけ前記シフトレジスタの最終段
出力を遅延させて出力Ｑを与える遅延回路と、Ｑ
Ａ2＋QAC2＋C2の論理により入力データ
のｍビツト目にそのパルスのｋビツト前の補符号
を挿入する補符号挿入部と、その出力に接続され
る出力端子とを有するごとき符号変換回路にあ
る。
号間干渉の底減及び確実なタイミング抽出を図る
ことによりデイジタル伝送方式の信頼性を高める
ことを目的とし、２値信号系列のｍビツト目（ｍ
は自然数）にそのパルスの直前あるいは数ビツト
前の補符号を挿入して同符号連続を抑圧するもの
で、その特徴は、入力データをうけ入れる入力端
子と、該入力端子に接続されｋ＋１個（ｋは自然
数）の縦続接続のフリツプフロツプを有するシフ
トレジスタと、パルス間隔T0のクロツクパルス
を１／ｍに分周してmT0毎のパルス幅T0のパル
スC2を発生する分周器と（ｍは２以上の自然
数）、前記シフトレジスタの最終段出力とそのｋ
（１≦ｋ≦ｍ−１）段前の出力との排他的論理和
Ａを前記分周器の出力C2に従つてmT0毎に提供
する排他的論理和手段と、排他的論理和過程に必
要な演算時間分だけ前記シフトレジスタの最終段
出力を遅延させて出力Ｑを与える遅延回路と、Ｑ
Ａ2＋QAC2＋C2の論理により入力データ
のｍビツト目にそのパルスのｋビツト前の補符号
を挿入する補符号挿入部と、その出力に接続され
る出力端子とを有するごとき符号変換回路にあ
る。
（発明の構成及び作用）
第２図は本発明回路の実施例であり、１は信号
入力端子、２はクロツク入力端子、３は符号変換
された信号の出力端子である。また４は２ビツト
シフトレジスタ、５は１／ｍ分周回路、６は補符
号パルス位置指示部、７は補符号制御パルス発生
部、８は排他的論理和部、９は補符号挿入部、１
０は遅延回路を示している。この回路の動作を第
３図に示すタイムチヤートを使い説明する。な
お、使用するフリツプフロツプはＤ−TYPE
MASTER−SLAVE形とする。
入力端子、２はクロツク入力端子、３は符号変換
された信号の出力端子である。また４は２ビツト
シフトレジスタ、５は１／ｍ分周回路、６は補符
号パルス位置指示部、７は補符号制御パルス発生
部、８は排他的論理和部、９は補符号挿入部、１
０は遅延回路を示している。この回路の動作を第
３図に示すタイムチヤートを使い説明する。な
お、使用するフリツプフロツプはＤ−TYPE
MASTER−SLAVE形とする。
今、第３図ａに示す２値信号が端子１に入力さ
れたとする。この信号系列はシフトレジスタ４に
よりQ1，Q2端子にシフトして出力される（ｃ，
ｅ）。この出力の補符号1(d)，2(f)を、５によ
り作られた１／ｍ（ｍ＝11）クロツクパルスC1(g)
により６において同期をとる。これらの出力と
C1との論理積を７でとり、Q′1(h)，Q′2(i)のように
１パルス分に制限する。この２出力の排他的論理
和を８でとる。ｍ−１ビツト目とｍビツト目にあ
る信号が同符号の場合、すなわち“１，１”又は
“０，０”の場合、８の出力QEX1(j)は“０”とな
る。異符号の場合、すなわち“１，０”又は
“０，１”の場合、QEX1(j)は“１”である。この
QEX1により、４の出力Q2と2を切り換え、ｍビ
ツト目に入る符号の制御を行う。すなわち、C1
が“１”のときにQEX1が“０”のときは、2を
〔QD3〕、又“１”のときはQ2〔QD2〕をとる。また
C1が“０”のとき、つまり補符号を挿入する時
間外の場合には、QEX1の出力は“０”であり、常
にＱをとる〔QD1〕。これら３出力の論理和をと
り、フリツプフロツプで整形して出力する。
れたとする。この信号系列はシフトレジスタ４に
よりQ1，Q2端子にシフトして出力される（ｃ，
ｅ）。この出力の補符号1(d)，2(f)を、５によ
り作られた１／ｍ（ｍ＝11）クロツクパルスC1(g)
により６において同期をとる。これらの出力と
C1との論理積を７でとり、Q′1(h)，Q′2(i)のように
１パルス分に制限する。この２出力の排他的論理
和を８でとる。ｍ−１ビツト目とｍビツト目にあ
る信号が同符号の場合、すなわち“１，１”又は
“０，０”の場合、８の出力QEX1(j)は“０”とな
る。異符号の場合、すなわち“１，０”又は
“０，１”の場合、QEX1(j)は“１”である。この
QEX1により、４の出力Q2と2を切り換え、ｍビ
ツト目に入る符号の制御を行う。すなわち、C1
が“１”のときにQEX1が“０”のときは、2を
〔QD3〕、又“１”のときはQ2〔QD2〕をとる。また
C1が“０”のとき、つまり補符号を挿入する時
間外の場合には、QEX1の出力は“０”であり、常
にＱをとる〔QD1〕。これら３出力の論理和をと
り、フリツプフロツプで整形して出力する。
このような動作をするため、最悪同符号連続長
をｍビツトに抑圧することができる。
をｍビツトに抑圧することができる。
直前ビツトの補符号をとる回路を実施例として
示したが、４に示すシフトレジスタをｋ段（ｋ＝
２，３……，ｍ）に縦続接続する場合、ｋ−１ビ
ツト前までの任意のパルス位置の補符号をｍビツ
ト目に挿入することができる。
示したが、４に示すシフトレジスタをｋ段（ｋ＝
２，３……，ｍ）に縦続接続する場合、ｋ−１ビ
ツト前までの任意のパルス位置の補符号をｍビツ
ト目に挿入することができる。
次に、１／ｍ分周回路の構成例をｍ＝11の場合
について第４図Ａに示す。この回路は従来の回路
技術で、任意のｍに対して構成できる。又第４図
Ａの動作を第４図Ｂに示す。
について第４図Ａに示す。この回路は従来の回路
技術で、任意のｍに対して構成できる。又第４図
Ａの動作を第４図Ｂに示す。
第５図に本発明回路を用いた伝送方式の構成を
示す。１１は速度変換部、１２はフレーム構成
部、１３はスクランブラ、１４は補符号挿入部、
１５は伝送路、１６はフレーム同期検出部、１７
はデスクランブラ、１８は速度変換部である。
示す。１１は速度変換部、１２はフレーム構成
部、１３はスクランブラ、１４は補符号挿入部、
１５は伝送路、１６はフレーム同期検出部、１７
はデスクランブラ、１８は速度変換部である。
入力された２値信号系列は、まず１１において
速度変換され、補符号、フレーム同期パルス、対
局監視制御情報等を挿入するサービスパルスが確
保される。この信号系列は、１２によりフレーム
構成された後、１３においてスクランブラにより
ランダム化される。その際、サービスパルスには
スクランブルはかからないようにする。次に、本
発明回路１４により補符号を周期的に挿入し、伝
送路１５へ送出する。受信側では、まずフレーム
同期が１６でとられた後、１７でデスクランブル
を行う。最後に１８で速度変換して、全てのサー
ビスパルスを除去し、２値信号系列のみを出力す
る。補符号挿入パルスに対してスクランブルをか
けないため、受信側におけるデスクランブルは、
同期のみとれていれば補符号挿入パルスには無関
係に実行でき、１８における速度変換により補符
号挿入パルスは除去される。
速度変換され、補符号、フレーム同期パルス、対
局監視制御情報等を挿入するサービスパルスが確
保される。この信号系列は、１２によりフレーム
構成された後、１３においてスクランブラにより
ランダム化される。その際、サービスパルスには
スクランブルはかからないようにする。次に、本
発明回路１４により補符号を周期的に挿入し、伝
送路１５へ送出する。受信側では、まずフレーム
同期が１６でとられた後、１７でデスクランブル
を行う。最後に１８で速度変換して、全てのサー
ビスパルスを除去し、２値信号系列のみを出力す
る。補符号挿入パルスに対してスクランブルをか
けないため、受信側におけるデスクランブルは、
同期のみとれていれば補符号挿入パルスには無関
係に実行でき、１８における速度変換により補符
号挿入パルスは除去される。
本符号変換回路より構成される伝送路符号の電
力スペクトラムは第６図のようになり、この符号
を用いた効果を第７図に示す。最悪同符号連続を
抑圧することにより、符号間干渉量増加の抑圧、
タイミング特性の改善等が図れる。第７図は、
400MHzで動作する光中継器の符号間干渉量耐力
特性測定結果である。スクランブラのみの伝送符
号では、24ビツト連続は頻繁に起り得る。この伝
送路符号が10ビツトまでに制限されると、許容符
号間干渉量は約４％まで増加する。光中継器の設
計において、ジツタ及び識別レベル変動等、同符
号連続耐力特性に影響を与える劣化要因に対し、
許容干渉量は2.5％とされている。ゆえに同符号
連続を制限することにより、安定な中継器動作が
得られることが解る。
力スペクトラムは第６図のようになり、この符号
を用いた効果を第７図に示す。最悪同符号連続を
抑圧することにより、符号間干渉量増加の抑圧、
タイミング特性の改善等が図れる。第７図は、
400MHzで動作する光中継器の符号間干渉量耐力
特性測定結果である。スクランブラのみの伝送符
号では、24ビツト連続は頻繁に起り得る。この伝
送路符号が10ビツトまでに制限されると、許容符
号間干渉量は約４％まで増加する。光中継器の設
計において、ジツタ及び識別レベル変動等、同符
号連続耐力特性に影響を与える劣化要因に対し、
許容干渉量は2.5％とされている。ゆえに同符号
連続を制限することにより、安定な中継器動作が
得られることが解る。
（発明の効果）
以上説明したように本発明によれば、一定の複
数ビツト毎に挿入するビツトをその前に現われる
特定ビツトの補符号とするので、最悪同符号連続
を抑圧することができる。このため、符号間干渉
量増加の抑圧、タイミング特性の改善等が図れ、
中継器の動作が安定化し、通信品質の良好な高速
デイジタル伝送方式を実現できる。
数ビツト毎に挿入するビツトをその前に現われる
特定ビツトの補符号とするので、最悪同符号連続
を抑圧することができる。このため、符号間干渉
量増加の抑圧、タイミング特性の改善等が図れ、
中継器の動作が安定化し、通信品質の良好な高速
デイジタル伝送方式を実現できる。
第１図Ａと第１図Ｂは従来のデイジタル伝送方
式の構成図、第１図Ｃは第１図Ｂにおける符号変
換回路のブロツク図、第２図は本発明による符号
変換回路のブロツク図、第３図は第２図の回路の
動作タイムチヤート、第４図Ａは11分周回路の列
例、第４図Ｂは第４図Ａの回路の動作を示す図、
第５図は本発明を用いるデイジタル伝送方式の構
成図、第６図は本発明を用いた場合の電力スペク
トラムを示す図、第７図は光中継器の符号間干渉
耐力特性を示す図である。 １……信号入力端子、２……クロツク入力端
子、３……信号出力端子、４……シフトレジス
タ、５……１／ｍ分周回路、６……補符号パルス
位置指示部、７……補符号制御パルス発生部、８
……排他的論理和部、９……補符号挿入部、１０
……遅延回路、１１……速度変換部、１２……フ
レーム構成部、１３……スクランブラ、１４……
補符号挿入部、１５……伝送路、１６……フレー
ム同期検出部、１７……デスクランブラ、１８…
…速度変換部。
式の構成図、第１図Ｃは第１図Ｂにおける符号変
換回路のブロツク図、第２図は本発明による符号
変換回路のブロツク図、第３図は第２図の回路の
動作タイムチヤート、第４図Ａは11分周回路の列
例、第４図Ｂは第４図Ａの回路の動作を示す図、
第５図は本発明を用いるデイジタル伝送方式の構
成図、第６図は本発明を用いた場合の電力スペク
トラムを示す図、第７図は光中継器の符号間干渉
耐力特性を示す図である。 １……信号入力端子、２……クロツク入力端
子、３……信号出力端子、４……シフトレジス
タ、５……１／ｍ分周回路、６……補符号パルス
位置指示部、７……補符号制御パルス発生部、８
……排他的論理和部、９……補符号挿入部、１０
……遅延回路、１１……速度変換部、１２……フ
レーム構成部、１３……スクランブラ、１４……
補符号挿入部、１５……伝送路、１６……フレー
ム同期検出部、１７……デスクランブラ、１８…
…速度変換部。
Claims (1)
- １ 入力データをうけ入れる入力端子と、該入力
端子に接続されｋ＋１個（ｋは自然数）の縦続接
続のフリツプフロツプを有するシフトレジスタ
と、パルス間隔T0のクロツクパルスを１／ｍに
分周してmT0毎のパルス幅T0のパルスC2を発生
する分周器と（ｍは２以上の自然数）、前記シフ
トレジスタの最終段出力とそのｋ（１≦ｋ≦ｍ−
１）段前の出力との排他的論理和Ａを前記分周器
の出力C2に従つてmT0毎に提供する排他的論理
和手段と、排他的論理和過程に必要な演算時間分
だけ前記シフトレジスタの最終段出力を遅延させ
て出力Ｑを与える遅延回路と、Ｑ2＋QAC2
＋C2の論理により入力データのｍビツト目
にそのパルスのｋビツト前の補符号を挿入する補
符号挿入部と、その出力に接続される出力端子と
を有することを特徴とする符号変換回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209103A JPS58111452A (ja) | 1981-12-25 | 1981-12-25 | 符号変換回路 |
| CA000401079A CA1186763A (en) | 1981-04-20 | 1982-04-15 | Consecutive identical digit suppression system in a digital communication system |
| GB8211095A GB2098432B (en) | 1981-04-20 | 1982-04-16 | Consecutive identical digit suppression system |
| DE3214150A DE3214150C2 (de) | 1981-04-20 | 1982-04-17 | Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung |
| FR8206678A FR2504327A1 (fr) | 1981-04-20 | 1982-04-19 | Systeme de suppression de chiffres identiques consecutifs d'un systeme de transmission numerique |
| US06/369,838 US4502143A (en) | 1981-04-20 | 1982-04-19 | Consecutive identical digit suppression system in a digital communication system |
| NLAANVRAGE8201608,A NL185969C (nl) | 1981-04-20 | 1982-04-19 | Bit-invoegsysteem voor het vermijden van een teveel aan opeenvolgende identieke bits. |
| IT8267523A IT1212659B (it) | 1981-04-20 | 1982-04-20 | Sistema per la soppressione di digit identici consecutivi in un sistema di comunicazione digitale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209103A JPS58111452A (ja) | 1981-12-25 | 1981-12-25 | 符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111452A JPS58111452A (ja) | 1983-07-02 |
| JPS6338899B2 true JPS6338899B2 (ja) | 1988-08-02 |
Family
ID=16567332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209103A Granted JPS58111452A (ja) | 1981-04-20 | 1981-12-25 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111452A (ja) |
-
1981
- 1981-12-25 JP JP56209103A patent/JPS58111452A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111452A (ja) | 1983-07-02 |
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