JPS6338901B2 - - Google Patents
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- Publication number
- JPS6338901B2 JPS6338901B2 JP56209994A JP20999481A JPS6338901B2 JP S6338901 B2 JPS6338901 B2 JP S6338901B2 JP 56209994 A JP56209994 A JP 56209994A JP 20999481 A JP20999481 A JP 20999481A JP S6338901 B2 JPS6338901 B2 JP S6338901B2
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- Japan
- Prior art keywords
- signal
- output
- serial
- code
- parallel
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、高速２値デイジタル伝送方式に用い
る符号変換回路に関するものである。
る符号変換回路に関するものである。
（背景技術）
従来、高速２値デイジタル伝送方式においては
第１図Ａに示すように、スクランブラのみからな
る符号変換装置が用いられることが多い。この装
置を用いた場合、デイジタル信号系列のマーク率
を1/2に収束させ、ランダム化することにより定
常的な伝送特性の確保、ジツタ抑圧等が確率的に
行われる。しかし信号パターンによつては、長い
同符号連続が生じる可能性があり、符号間干渉の
増加、タイミング抽出不能等、伝送品質の劣化を
生み出す欠点を持つている。
第１図Ａに示すように、スクランブラのみからな
る符号変換装置が用いられることが多い。この装
置を用いた場合、デイジタル信号系列のマーク率
を1/2に収束させ、ランダム化することにより定
常的な伝送特性の確保、ジツタ抑圧等が確率的に
行われる。しかし信号パターンによつては、長い
同符号連続が生じる可能性があり、符号間干渉の
増加、タイミング抽出不能等、伝送品質の劣化を
生み出す欠点を持つている。
また第１図Ｂに示すようにスクランブラーと共
に２値ｍビツトをｎ（一般にｎ＝ｍ＋１）ビツト
に符号変換する装置を用いることもある。この場
合、最悪同符号連続数を決定できるが、一般に伝
送路上昇率（伝送速度の上昇率）が大き過ぎ、さ
らに符号変換回路の構成が非常に複雑なものにな
り、高速デイジタル伝送方式には不適である。第
１図Ｃにｍ＝３とした場合の符号変換回路のブロ
ツク図を示す。この回路ではゲート数120個、フ
リツプフロツプ20個程度が必要となる。
に２値ｍビツトをｎ（一般にｎ＝ｍ＋１）ビツト
に符号変換する装置を用いることもある。この場
合、最悪同符号連続数を決定できるが、一般に伝
送路上昇率（伝送速度の上昇率）が大き過ぎ、さ
らに符号変換回路の構成が非常に複雑なものにな
り、高速デイジタル伝送方式には不適である。第
１図Ｃにｍ＝３とした場合の符号変換回路のブロ
ツク図を示す。この回路ではゲート数120個、フ
リツプフロツプ20個程度が必要となる。
（発明の課題）
本発明は従来の技術の上記欠点を改善して符号
間干渉の低減及び確実なタイミング抽出を図るこ
とによりデイジタル伝送方式の信頼性を高めるこ
とを目的とし、２値信号系列のｍビツト目（ｍは
自然数）にそのパルスの直前あるいは数ビツト前
の補符号を挿入して同符号連続を抑圧するもの
で、その特徴は、直列入力データをうけ入れる入
力端子と、該入力端子に接続されｍ個（ｍは自然
数）の並列信号を発生する直並列変換回路と、そ
の出力に接続されｍビツト目の信号の転送される
ｍ系列とｋビツト目（１≦ｋ≦ｍ−１）の信号の
転送されるｋ系列との間の各信号間において排他
的論理和をとる補符号発生部と、該補符号発生部
の出力の（０，１）に従つてｍ系列の信号をその
信号の補符号へ置換した信号又は原ｍ系列信号そ
のままの信号を得る手段と、該手段の出力の並列
信号を直列信号に変換して出力端子に提供する並
直変換回路とを有し、入力データの同符号連続を
抑圧するごとき符号変換回路にある。
間干渉の低減及び確実なタイミング抽出を図るこ
とによりデイジタル伝送方式の信頼性を高めるこ
とを目的とし、２値信号系列のｍビツト目（ｍは
自然数）にそのパルスの直前あるいは数ビツト前
の補符号を挿入して同符号連続を抑圧するもの
で、その特徴は、直列入力データをうけ入れる入
力端子と、該入力端子に接続されｍ個（ｍは自然
数）の並列信号を発生する直並列変換回路と、そ
の出力に接続されｍビツト目の信号の転送される
ｍ系列とｋビツト目（１≦ｋ≦ｍ−１）の信号の
転送されるｋ系列との間の各信号間において排他
的論理和をとる補符号発生部と、該補符号発生部
の出力の（０，１）に従つてｍ系列の信号をその
信号の補符号へ置換した信号又は原ｍ系列信号そ
のままの信号を得る手段と、該手段の出力の並列
信号を直列信号に変換して出力端子に提供する並
直変換回路とを有し、入力データの同符号連続を
抑圧するごとき符号変換回路にある。
（発明の構成及び作用）
第２図は本発明の回路であり、１は２値信号入
力端子、２はクロツク入力端子、３は直並列変換
部、４は補符号発生部、５は位相調整用ゲート回
路、６は並直列変換部、７は２値信号出力端子で
ある。この回路の動作を、第３図に示すタイムチ
ヤートにより説明する。なお、使用したフリツプ
フロツプは、Ｄ−TYPE MASTER SLAVEと
する。今、ａに示す２値信号が入力されたとす
る。この信号系列は３によりまずｃ，ｄ，ｅ，
ｆ，ｇに示すように、１ビツトシフトされた状態
で出力された後、CLK2hにより同期がとられ、
Q1，Q2，Q3，Q4，Q5端子にそれぞれｉ，ｊ，
ｋ，ｌ，ｍに示すような２値系列に変換される。
Q5とQ4の排他的論理和QEXｎをとりこの値によ
り、Q5の出力をQ5″oのように制御する。すなわ
ちQEXが“１”のときは、Q5″はQ5そのものを、
又“０”のときはQ5″は、Q5の補符号へと変換す
る。次にQ5″及び５により位相調整されたQ1，
Q2，Q3，Q4と、CLK3pとの論理積によりパルス
幅を原信号のパルス幅に制限し、６のシフトレジ
スタ部に入力する。各段の出力は、QS5，QS4，
QS3，QS2端子にそれぞれｑ，ｒ，ｓ，ｔのように
転送され最終的には、ｕに示すように先頭ビツト
から数えて５ビツト目が４ビツト目の補符号をと
る符号変換がなされる。
力端子、２はクロツク入力端子、３は直並列変換
部、４は補符号発生部、５は位相調整用ゲート回
路、６は並直列変換部、７は２値信号出力端子で
ある。この回路の動作を、第３図に示すタイムチ
ヤートにより説明する。なお、使用したフリツプ
フロツプは、Ｄ−TYPE MASTER SLAVEと
する。今、ａに示す２値信号が入力されたとす
る。この信号系列は３によりまずｃ，ｄ，ｅ，
ｆ，ｇに示すように、１ビツトシフトされた状態
で出力された後、CLK2hにより同期がとられ、
Q1，Q2，Q3，Q4，Q5端子にそれぞれｉ，ｊ，
ｋ，ｌ，ｍに示すような２値系列に変換される。
Q5とQ4の排他的論理和QEXｎをとりこの値によ
り、Q5の出力をQ5″oのように制御する。すなわ
ちQEXが“１”のときは、Q5″はQ5そのものを、
又“０”のときはQ5″は、Q5の補符号へと変換す
る。次にQ5″及び５により位相調整されたQ1，
Q2，Q3，Q4と、CLK3pとの論理積によりパルス
幅を原信号のパルス幅に制限し、６のシフトレジ
スタ部に入力する。各段の出力は、QS5，QS4，
QS3，QS2端子にそれぞれｑ，ｒ，ｓ，ｔのように
転送され最終的には、ｕに示すように先頭ビツト
から数えて５ビツト目が４ビツト目の補符号をと
る符号変換がなされる。
このような動作をするため、最悪同符号連続長
をｍビツトに抑圧することができる。
をｍビツトに抑圧することができる。
直前ビツトの補符号をとる回路構成例を示した
が、並列処理を行つているので、任意のパルス位
置の補符号をｍビツト目に挿入することも容易に
可能である。さらに信号処理速度も、１／ｍにな
るため低速ICを使用することもできる。
が、並列処理を行つているので、任意のパルス位
置の補符号をｍビツト目に挿入することも容易に
可能である。さらに信号処理速度も、１／ｍにな
るため低速ICを使用することもできる。
次に１／ｍ分周回路の構成例をｍ＝11の場合に
ついて第４図に示す。この回路は従来の回路技術
で、任意のｍに対して構成できる。
ついて第４図に示す。この回路は従来の回路技術
で、任意のｍに対して構成できる。
第５図に、本発明の回路を用いた伝送方式の構
成を示す。８は速度変換部、９はフレーム構成
部、１０はスクランブラ、１１は補符号挿入部、
１２は伝送路、１３はフレーム同期検出部、１４
はデスクランブラ、１５は速度変換部である。
成を示す。８は速度変換部、９はフレーム構成
部、１０はスクランブラ、１１は補符号挿入部、
１２は伝送路、１３はフレーム同期検出部、１４
はデスクランブラ、１５は速度変換部である。
入力された２値信号系列は、まず８において速
度変換され、補符号、フレーム同期パルス、対局
監視制御情報等を挿入するサービスパルスが確保
される。この信号系列は９によりフレーム構成さ
れた後、１０においてスクランブラによりランダ
ム化される。その際、サービスパルスにはスクラ
ンブルはかからないようにする。次に本発明の回
路１１により、補符号を周期的に挿入し、伝送路
１２へ送出される。受信側ではまずフレーム同期
が１３でとられた後、１４でデスクランブルを行
う。最後に１５で速度変換して、全てのサービス
パルスを除去し、２値信号系列のみを出力する。
補符号挿入パルスに対してスクランブルをかけな
いため、受信側におけるデスクランブルは同期の
みとれていれば補符号挿入パルスには無関係に実
行でき、１５における速度変換により補符号挿入
パルスは除去される。この場合、送信系の速度変
換直後の補符号挿入パルス位置には“０”が挿入
されているため第２図に示した回路において、補
符号発生部４の排他的論理和回路は論理積回路へ
おきかえられる。
度変換され、補符号、フレーム同期パルス、対局
監視制御情報等を挿入するサービスパルスが確保
される。この信号系列は９によりフレーム構成さ
れた後、１０においてスクランブラによりランダ
ム化される。その際、サービスパルスにはスクラ
ンブルはかからないようにする。次に本発明の回
路１１により、補符号を周期的に挿入し、伝送路
１２へ送出される。受信側ではまずフレーム同期
が１３でとられた後、１４でデスクランブルを行
う。最後に１５で速度変換して、全てのサービス
パルスを除去し、２値信号系列のみを出力する。
補符号挿入パルスに対してスクランブルをかけな
いため、受信側におけるデスクランブルは同期の
みとれていれば補符号挿入パルスには無関係に実
行でき、１５における速度変換により補符号挿入
パルスは除去される。この場合、送信系の速度変
換直後の補符号挿入パルス位置には“０”が挿入
されているため第２図に示した回路において、補
符号発生部４の排他的論理和回路は論理積回路へ
おきかえられる。
本符号変換回路より構成される伝送路符号の電
力スペクトラムは第６図のようになり、この符号
を用いた効果を第７図に示す。最悪同符号連続を
抑圧することにより符号間干渉量増加の抑圧、タ
イミング特性の改善等が図れる。第７図は400M
Hzで動作する光中継器の符号間干渉量耐力特性測
定結果である。スクランブラのみの伝送符号で
は、24ビツト連続は頻繁に起り得る。この伝送路
符号が10ビツトまでに制限されると許容符号間干
渉量は約４％まで増加する。光中継器の設計にお
いてジツタ及び識別レベル変動等、同符号連続耐
力特性に影響を与える劣化要因に対し、許容干渉
量は2.5％とされている。ゆえに同符号連続を制
限することにより、安定な中継器動作が得られる
ことが解る。
力スペクトラムは第６図のようになり、この符号
を用いた効果を第７図に示す。最悪同符号連続を
抑圧することにより符号間干渉量増加の抑圧、タ
イミング特性の改善等が図れる。第７図は400M
Hzで動作する光中継器の符号間干渉量耐力特性測
定結果である。スクランブラのみの伝送符号で
は、24ビツト連続は頻繁に起り得る。この伝送路
符号が10ビツトまでに制限されると許容符号間干
渉量は約４％まで増加する。光中継器の設計にお
いてジツタ及び識別レベル変動等、同符号連続耐
力特性に影響を与える劣化要因に対し、許容干渉
量は2.5％とされている。ゆえに同符号連続を制
限することにより、安定な中継器動作が得られる
ことが解る。
（発明の効果）
以上、説明したように本発明によれば一定の複
数毎に挿入するビツトをその前に現われる特定ビ
ツトの補符号とするので、最悪同符号連続を抑圧
することができる。このため符号間干渉量増加の
抑圧、タイミング特性の改善等が図れ、中継器の
動作が安定化し、通信品質の良好な高速デイジタ
ル伝送方式を実現できる。
数毎に挿入するビツトをその前に現われる特定ビ
ツトの補符号とするので、最悪同符号連続を抑圧
することができる。このため符号間干渉量増加の
抑圧、タイミング特性の改善等が図れ、中継器の
動作が安定化し、通信品質の良好な高速デイジタ
ル伝送方式を実現できる。
第１図Ａと第１図Ｂは従来のデイジタル伝送方
式の構成図、第１図Ｃは第１図Ｂにける符号変換
回路のブロツク図、第２図は本発明による符号変
換回路のブロツク図、第３図は第２図の回路の動
作タイムチヤート、第４図は第５分周回路の例、
第５図は本発明を用いるデイジタル伝送方式の構
成図、第６図は本発明を用いた場合の電力スペク
トラムを示す図、第７図は光中継器の符号間干渉
耐力特性を示す図である。 １……２値信号入力端子、２……クロツク入力
端子、３……直並列変換部、４……補符号発生
部、５……位相調整用ゲート回路、６……並直列
変換部、７……２値信号出力端子、８……速度変
換部、９……フレーム構成部、１０……スクラン
ブラ、１１……補符号挿入部、１２……伝送路、
１３……フレーム同期検出部、１４……デスクラ
ンブラ、１５……速度変換部。
式の構成図、第１図Ｃは第１図Ｂにける符号変換
回路のブロツク図、第２図は本発明による符号変
換回路のブロツク図、第３図は第２図の回路の動
作タイムチヤート、第４図は第５分周回路の例、
第５図は本発明を用いるデイジタル伝送方式の構
成図、第６図は本発明を用いた場合の電力スペク
トラムを示す図、第７図は光中継器の符号間干渉
耐力特性を示す図である。 １……２値信号入力端子、２……クロツク入力
端子、３……直並列変換部、４……補符号発生
部、５……位相調整用ゲート回路、６……並直列
変換部、７……２値信号出力端子、８……速度変
換部、９……フレーム構成部、１０……スクラン
ブラ、１１……補符号挿入部、１２……伝送路、
１３……フレーム同期検出部、１４……デスクラ
ンブラ、１５……速度変換部。
Claims (1)
- １ 直列入力データをうけ入れる入力端子と、該
入力端子に接続されｍ個（ｍは自然数）の並列信
号を発生する直並列変換回路と、その出力に接続
されｍビツト目の信号の転送されるｍ系列とｋビ
ツト目（１≦ｋ≦ｍ−１）の信号の転送されるｋ
系列との間の各信号間において排他的論理和をと
る補符号発生部と、該補符号発生部の出力の
（０，１）に従つてｍ系列の信号をその信号の補
符号へ置換した信号又は原ｍ系列信号そのままの
信号を得る手段と、該手段の出力の並列信号を直
列信号に変換して出力端子に提供する並直変換回
路とを有し、入力データの同符号連続を抑圧する
ことを特徴とする符号変換回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209994A JPS58114541A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
| CA000401079A CA1186763A (en) | 1981-04-20 | 1982-04-15 | Consecutive identical digit suppression system in a digital communication system |
| GB8211095A GB2098432B (en) | 1981-04-20 | 1982-04-16 | Consecutive identical digit suppression system |
| DE3214150A DE3214150C2 (de) | 1981-04-20 | 1982-04-17 | Schaltungsanordnung zum Begrenzen der Anzahl gleicher aufeinanderfolgender Bits in einer Folge von Bits bei einer digitalen Übertragungseinrichtung |
| NLAANVRAGE8201608,A NL185969C (nl) | 1981-04-20 | 1982-04-19 | Bit-invoegsysteem voor het vermijden van een teveel aan opeenvolgende identieke bits. |
| FR8206678A FR2504327A1 (fr) | 1981-04-20 | 1982-04-19 | Systeme de suppression de chiffres identiques consecutifs d'un systeme de transmission numerique |
| US06/369,838 US4502143A (en) | 1981-04-20 | 1982-04-19 | Consecutive identical digit suppression system in a digital communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209994A JPS58114541A (ja) | 1981-12-28 | 1981-12-28 | 符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114541A JPS58114541A (ja) | 1983-07-07 |
| JPS6338901B2 true JPS6338901B2 (ja) | 1988-08-02 |
Family
ID=16582093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209994A Granted JPS58114541A (ja) | 1981-04-20 | 1981-12-28 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106245A (ja) * | 1988-10-11 | 1990-04-18 | Matsuura Tekkosho:Kk | ワーク受け渡し装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2593071B2 (ja) * | 1987-03-23 | 1997-03-19 | 日本電信電話株式会社 | 誤り訂正機能を有するバイフエーズ符号伝送方法 |
-
1981
- 1981-12-28 JP JP56209994A patent/JPS58114541A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106245A (ja) * | 1988-10-11 | 1990-04-18 | Matsuura Tekkosho:Kk | ワーク受け渡し装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114541A (ja) | 1983-07-07 |
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