JPS6339103B2 - - Google Patents
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- Publication number
- JPS6339103B2 JPS6339103B2 JP58066521A JP6652183A JPS6339103B2 JP S6339103 B2 JPS6339103 B2 JP S6339103B2 JP 58066521 A JP58066521 A JP 58066521A JP 6652183 A JP6652183 A JP 6652183A JP S6339103 B2 JPS6339103 B2 JP S6339103B2
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- JP
- Japan
- Prior art keywords
- oxide film
- element isolation
- film
- recess
- resist material
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置における素子間分離酸化
膜の形成方法に関するものである。
膜の形成方法に関するものである。
第１図ａ〜ｃは従来の素子間分離酸化膜の形成
方法を説明するためにその主要段階における状態
を示す断面図である。まず、第１図ａに示すよう
に、シリコン半導体基板１の上に酸化シリコン膜
２を形成し、更にその上に窒化シリコン膜３を形
成した後に、素子間分離領域Ａに開口を有し活性
化領域Ｂでは窒化シリコン膜３を覆うレジストマ
スク４を形成する。そして、第１図ｂに示すよう
にレジストマスク４を介して窒化シリコン膜３に
エツチングを施して、素子分離領域Ａにおける窒
化シリコン膜３を除去し、活性化領域Ｂに窒化シ
リコン膜３ａを残す。つづいて、レジストマスク
４を除去して、窒化シリコン膜３ａをマスクとし
て選択酸化を施すと、第１図ｃに示すように、素
子間分離領域Ａに厚い分離酸化シリコン層５が形
成される。酸化シリコン膜２を用いている理由
は、シリコン基板１と窒化シリコン膜３との熱膨
張係数の差によつて生じるストレスを緩和するた
めである。上記第１図ｃの段階における酸化は、
例えば、高温の酸素雰囲中で長時間行なわれる、
窒化シリコン膜３ａが存在する活性化領域Ｂでは
酸素の拡散が少なく、ほとんどシリコン基板１と
反応せず、窒化シリコン膜３ａのない素子間分離
（フイールド）領域Ａでは、シリコン基板１は酸
素と反応して分離酸化シリコン層５が形成される
が、この分離酸化シリコン層５はシリコン基板１
の上面（活性化領域Ｂにおける）から当該分離酸
化シリコン層５の厚さの1/2程度盛り上がる。そ
してこれと同時に、窒化シリコン膜３ａの端部の
下には分離酸化膜５がくい込んで、いわゆる「バ
ードビーク」と呼ばれる酸化膜の鳥のくちばし状
の領域６が形成される。
方法を説明するためにその主要段階における状態
を示す断面図である。まず、第１図ａに示すよう
に、シリコン半導体基板１の上に酸化シリコン膜
２を形成し、更にその上に窒化シリコン膜３を形
成した後に、素子間分離領域Ａに開口を有し活性
化領域Ｂでは窒化シリコン膜３を覆うレジストマ
スク４を形成する。そして、第１図ｂに示すよう
にレジストマスク４を介して窒化シリコン膜３に
エツチングを施して、素子分離領域Ａにおける窒
化シリコン膜３を除去し、活性化領域Ｂに窒化シ
リコン膜３ａを残す。つづいて、レジストマスク
４を除去して、窒化シリコン膜３ａをマスクとし
て選択酸化を施すと、第１図ｃに示すように、素
子間分離領域Ａに厚い分離酸化シリコン層５が形
成される。酸化シリコン膜２を用いている理由
は、シリコン基板１と窒化シリコン膜３との熱膨
張係数の差によつて生じるストレスを緩和するた
めである。上記第１図ｃの段階における酸化は、
例えば、高温の酸素雰囲中で長時間行なわれる、
窒化シリコン膜３ａが存在する活性化領域Ｂでは
酸素の拡散が少なく、ほとんどシリコン基板１と
反応せず、窒化シリコン膜３ａのない素子間分離
（フイールド）領域Ａでは、シリコン基板１は酸
素と反応して分離酸化シリコン層５が形成される
が、この分離酸化シリコン層５はシリコン基板１
の上面（活性化領域Ｂにおける）から当該分離酸
化シリコン層５の厚さの1/2程度盛り上がる。そ
してこれと同時に、窒化シリコン膜３ａの端部の
下には分離酸化膜５がくい込んで、いわゆる「バ
ードビーク」と呼ばれる酸化膜の鳥のくちばし状
の領域６が形成される。
上述のような酸化シリコン膜５のくい込み、す
なわち、バードビーク６によつて、例えば膜厚
1μｍの分離酸化シリコン層を形成した場合、約
0.5μｍ程度のくい込みが活性化領域Ｂの両側端か
ら生じる。これによつて素子集積度が阻害され
る。
なわち、バードビーク６によつて、例えば膜厚
1μｍの分離酸化シリコン層を形成した場合、約
0.5μｍ程度のくい込みが活性化領域Ｂの両側端か
ら生じる。これによつて素子集積度が阻害され
る。
この発明は以上のような点に鑑みてなされたも
ので、エツチングによつて素子間分離領域に凹部
を形成し、低温酸化膜デポジシヨンと熱酸化とを
組み合わせることによつて、酸化シリコン層のく
い込みが少なく、かつ、従来に比して平坦な分離
酸化シリコン層が形成できる方法を提供するもの
である。
ので、エツチングによつて素子間分離領域に凹部
を形成し、低温酸化膜デポジシヨンと熱酸化とを
組み合わせることによつて、酸化シリコン層のく
い込みが少なく、かつ、従来に比して平坦な分離
酸化シリコン層が形成できる方法を提供するもの
である。
第２図ａ〜ｆはこの発明の一実施例を説明する
ためにその主要段階における状態を示す断面図で
ある。第１図の従来例と同等部分は同一符号で示
す。
ためにその主要段階における状態を示す断面図で
ある。第１図の従来例と同等部分は同一符号で示
す。
まず、第２図ａに示すように、シリコン基板１
の上に下敷酸化シリコン（SiO2）膜２および窒
化シリコン（Si3N4）膜３を順次形成し、素子間
分離領域Ａにエツチングを施し、シリコン基板１
にまで所要深さに達する凹部７を形成し、活性化
領域ＢにSiO2膜２ａ、Si3N4膜３ａを残す。次
に、第２図ｂに示すように、Si3N4膜３ａの上お
よび素子間分離領域Ａの凹部７の内面を覆う分離
SiO2膜８をプラズマCVD法などで形成する。つ
づいて、第２図ｃに示すように、例えばポジ形電
子ビーム用（EB）レジスト９をSiO2膜８上に凹
部７の部分を埋めるように塗布し、その上面全面
に電子ビームを矢印で示すように照射する。これ
に現像処理を施すと凹部７の部分の底に近い部分
は電子ビーム露光を受けなかつたので、第２図ｄ
に示すように、この部分だけにEBレジスト層９
ａが残る。次に、このEBレジスト層９ａをマス
クとしてSiO2膜８にエツチングを施す。このエ
ツチングは例えば４フツ化炭素（CF4）と水素
（H2）との混合ガスを用いてプラズマエツチング
する。このとき活性化領域ＢのSiO2膜８を完全
に除去するためにエツチングはオーバーぎみに行
なうが、これによつて第２図ｅに示すように、素
子間分離領域Ａの両端部のSiO2膜も除去されて、
マスクとして用いたEBレジスト層９ａの下に
SiO2膜８ａが残る。しかし、この素子間分離領
域Ａの両端部に生じる溝の幅は小さくSiO2膜８
の厚さが0.5μｍ程度である場合には、そのデポジ
シヨン方法およびその後のエツチング条件にも依
存するが0.2〜0.3μｍ程度になる。つづいて、第
２図ｆに示すように熱酸化によつてこの溝部に
SiO2膜１０を形成する。溝の幅が0.2μｍの場合、
1100℃の温度の湿酸素（wet O2）雰囲気中で５
分間程度酸化すればよく、この程度の酸化ではバ
ードビークは殆んど形成されず、平坦な分離
SiO2膜が形成される。
の上に下敷酸化シリコン（SiO2）膜２および窒
化シリコン（Si3N4）膜３を順次形成し、素子間
分離領域Ａにエツチングを施し、シリコン基板１
にまで所要深さに達する凹部７を形成し、活性化
領域ＢにSiO2膜２ａ、Si3N4膜３ａを残す。次
に、第２図ｂに示すように、Si3N4膜３ａの上お
よび素子間分離領域Ａの凹部７の内面を覆う分離
SiO2膜８をプラズマCVD法などで形成する。つ
づいて、第２図ｃに示すように、例えばポジ形電
子ビーム用（EB）レジスト９をSiO2膜８上に凹
部７の部分を埋めるように塗布し、その上面全面
に電子ビームを矢印で示すように照射する。これ
に現像処理を施すと凹部７の部分の底に近い部分
は電子ビーム露光を受けなかつたので、第２図ｄ
に示すように、この部分だけにEBレジスト層９
ａが残る。次に、このEBレジスト層９ａをマス
クとしてSiO2膜８にエツチングを施す。このエ
ツチングは例えば４フツ化炭素（CF4）と水素
（H2）との混合ガスを用いてプラズマエツチング
する。このとき活性化領域ＢのSiO2膜８を完全
に除去するためにエツチングはオーバーぎみに行
なうが、これによつて第２図ｅに示すように、素
子間分離領域Ａの両端部のSiO2膜も除去されて、
マスクとして用いたEBレジスト層９ａの下に
SiO2膜８ａが残る。しかし、この素子間分離領
域Ａの両端部に生じる溝の幅は小さくSiO2膜８
の厚さが0.5μｍ程度である場合には、そのデポジ
シヨン方法およびその後のエツチング条件にも依
存するが0.2〜0.3μｍ程度になる。つづいて、第
２図ｆに示すように熱酸化によつてこの溝部に
SiO2膜１０を形成する。溝の幅が0.2μｍの場合、
1100℃の温度の湿酸素（wet O2）雰囲気中で５
分間程度酸化すればよく、この程度の酸化ではバ
ードビークは殆んど形成されず、平坦な分離
SiO2膜が形成される。
以上説明したように、この発明では素子間分離
領域にエツチングによつて凹部を形成し、その内
面に低温で酸化膜を形成し、上記凹部に対応して
生じた酸化膜の凹部をレジスト材で埋め、これを
マスクとして上記酸化膜を除去して素子間分離領
域の両端部にシリコン基板の狭い幅の露出部を形
成しこれに短時間の熱酸化を施して酸化膜で埋め
て素子間分離酸化膜を形成するので、バードビー
クのない平坦な分離酸化膜が得られる。
領域にエツチングによつて凹部を形成し、その内
面に低温で酸化膜を形成し、上記凹部に対応して
生じた酸化膜の凹部をレジスト材で埋め、これを
マスクとして上記酸化膜を除去して素子間分離領
域の両端部にシリコン基板の狭い幅の露出部を形
成しこれに短時間の熱酸化を施して酸化膜で埋め
て素子間分離酸化膜を形成するので、バードビー
クのない平坦な分離酸化膜が得られる。
第１図は従来の素子間分離酸化膜の形成方法を
説明するためにその主要段階における状態を示す
断面図、第２図はこの発明の一実施例を説明する
ためにその主要段階における状態を示す断面図で
ある。 図において、１はシリコン基板、７は凹部、
８，８ａはSiO2膜（第１の酸化膜）、９，９ａは
EBレジスト材、１０はSiO2膜（第２の酸化膜）
である。なお、図中同一符号は同一または相当部
分を示す。
説明するためにその主要段階における状態を示す
断面図、第２図はこの発明の一実施例を説明する
ためにその主要段階における状態を示す断面図で
ある。 図において、１はシリコン基板、７は凹部、
８，８ａはSiO2膜（第１の酸化膜）、９，９ａは
EBレジスト材、１０はSiO2膜（第２の酸化膜）
である。なお、図中同一符号は同一または相当部
分を示す。
Claims (1)
- １ シリコン基板の素子間分離領域にエツチング
によつて凹部を形成する第１の工程、上記凹部内
面を含めて上記シリコン基板上に低温にて第１の
酸化膜を形成する第２の工程、この第１の酸化膜
の上にポジ形のレジスト材を塗布して上記凹部に
対応して生じている上記第１の酸化膜の凹部を上
記レジスト材で実質的に埋める第３の工程、上記
レジスト材の全面に電子ビームまたはイオンビー
ムを照射し現像処理を施して上記第１の酸化膜の
凹部に埋められ上記電子ビームまたはイオンビー
ムの照射が及ばなかつた部分の上記レジスト材の
みを残して他の部分の上記レジスト材を除去する
第４の工程、上記残されたレジスト材をマスクと
して上記素子間分離領域の凹部内面の上記第１の
酸化膜をエツチング除去し上記マスク直下にのみ
上記第１の酸化膜を残す第５の工程、及び上記第
５の工程のエツチングによつて上記素子間分離領
域の凹部内に露出した上記シリコン基板の表面に
熱酸化によつて第２の酸化膜を生ぜしめこの第２
の酸化膜を上記第５の工程で残された上記第１の
酸化膜とで素子間分離酸化膜を形成させる第６の
工程を備えたことを特徴とする半導体装置におけ
る素子間分離酸化膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066521A JPS59191351A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置における素子間分離酸化膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066521A JPS59191351A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置における素子間分離酸化膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191351A JPS59191351A (ja) | 1984-10-30 |
| JPS6339103B2 true JPS6339103B2 (ja) | 1988-08-03 |
Family
ID=13318251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066521A Granted JPS59191351A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置における素子間分離酸化膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191351A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945069A (en) * | 1988-12-16 | 1990-07-31 | Texas Instruments, Incorporated | Organic space holder for trench processing |
| KR950002951B1 (ko) * | 1992-06-18 | 1995-03-28 | 현대전자산업 주식회사 | 트렌치 소자분리막 제조방법 |
-
1983
- 1983-04-13 JP JP58066521A patent/JPS59191351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191351A (ja) | 1984-10-30 |
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