JPS6339930B2 - - Google Patents

Description

請求の範囲 １ デジタルデバイスを制御するためのマイクロ
コントローラであつて、 マイクロ命令の同じ組をそれぞれ含む３個の制
御メモリを備え、前記マイクロ命令のそれぞれ
は、前記デジタルデバイスを制御するための制御
フイールドと、前記それぞれのマイクロ命令がサ
ブルーチンへとジヤンプすべきであるときまたは
サブルーチン命令からリターンすべきであるとき
に次のマイクロ命令のロケーシヨンを特定するジ
ヤンプアドレスフイールドと、特定のマイクロ命
令がジヤンプ命令もしくはリターン命令であるか
どうか、またはいずれのアクシヨンをも要求して
いないかどうかを特定する命令フイールドとから
形成されており、 前記コントローラはさらに、それぞれの前記制
御メモリに関して設けられて取出すべき次のマイ
クロ命令のアドレスを含む３個のアドレスレジス
タと、 前記メモリのそれぞれと前記デジタルデバイス
とに結合されて、前記制御メモリのうちの１つか
ら取出されたマイクロ命令の制御フイールドおよ
び命令フイールドを受取る命令レジスタと、 前記制御メモリのそれぞれと、他の制御メモリ
のアドレスレジスタとの間に結合されて、ジヤン
プアドレスを前記他の制御メモリのアドレスレジ
スタへと与える相互接続手段と、 前記命令レジスタの前記命令フイールド部分と
前記アドレスレジスタとに結合されて、前記レジ
スタのうちの１つをプログラムカウンタとして特
定し、前記レジスタのうちの１つをジヤンプアド
レスレジスタとして特定し、そして前記レジスタ
のうちの１つをサブルーチンからのリターンにつ
いてのレジスタとして特定する論理手段と、 フアーストイン−ラストアウトの態様でサブル
ーチンアドレスからの１つまたはそれ以上のリタ
ーンを受取り、ネストされた一連のサブルーチン
の実行に適応するプツシユダウンスタツク手段と
を備える、マイクロコントローラ。 ２ 前記マイクロコントローラはさらに、 前記それぞれの制御メモリと前記命令レジスタ
との間に結合されて、前記それぞれの制御メモリ
から取出されたマイクロ命令のうちの１つの命令
フイールドと制御フイールドとを選択するマルチ
プレクサを備える、請求の範囲第１項記載のマイ
クロコントローラ。 ３ 前記マイクロコントローラは複数個のマルチ
プレクサをさらに備え、前記マルチプレクサのそ
れぞれは前記アドレスレジスタのそれぞれと他の
制御メモリのジヤンプアドレス出力との間に接続
され、前記マルチプレクサはさらに、マイクロ命
令のアドレスの外部ソースへと結合された、請求
の範囲第１項記載のマイクロコントローラ。 ４ 前記アドレスレジスタのそれぞれは、インク
リメントされて、それに対応する制御メモリから
のマイクロ命令のシーケンスを順番に取出すレジ
スタカウンタである、請求の範囲第１項記載のマ
イクロコントローラ。 ５ 前記論理手段は、その時点で実行されている
マイクロ命令がサブルーチン命令へのジヤンプで
あるかそれともサブルーチン命令からのリターン
であるかに従つて、異なるアドレスレジスタをプ
ログラムカウンタとして特定するように構成され
ている、請求の範囲第１項記載のマイクロコント
ローラ。 ６ 前記アドレスレジスタは前記プツシユダウン
スタツク手段に結合されており、サブルーチンか
らのリターンについてその時点で特定されている
レジスタが、スタツクレジスタの先頭としての前
記スタツク手段の中の最初のロケーシヨンとして
機能する、請求の範囲第１項記載のマイクロコン
トローラ。 関連出願 1982年11月３日にCarlos Ｆ・Horvathによつ
て出願された“パイプラインがなされたマイクロ
コントローラのための多重制御記憶装置”という
名称のアメリカ合衆国特許出願連続番号第438702
号（特表昭59―502080号） 1982年11月３日にCarlos Ｆ・Horvathによつ
て出願された“サブルーチンへのジヤンプおよび
リターンのためのパイプラインがなされたマイク
ロコントローラ中の多重制御記憶装置”という名
称のアメリカ合衆国特許出願連続番号第438701号
（特表昭59―502040号）。 発明の分野 この発明は、パイプラインがなされたマイクロ
コントローラに関するもので、特に、多重制御記
憶装置を用いて並行動作を行なわせることによつ
て、サイクルタイムのロスを減少させるようなコ
ントローラに関する。 従来技術の説明 マイクロプログラミングは、プロセツサ中のマ
クロ命令デコード論理回路をメモリで置換える技
術であつて、このメモリには、異なつたマクロ命
令を実行することができるように、プロセツサ中
のそれぞれのゲートを能動化するための種々の制
御信号がストアされている。これらの制御信号
は、対応するマイクロ命令の所望のワード長に依
存して、全体としてエンコードされてもよく、ま
た、部分的にエンコードされもしくはエンコード
されないものであつてもよい。そして、マクロ命
令オペレータは、制御記憶装置すなわちマイクロ
命令メモリに対するアドレスとしてサービスを行
なう。このようなマイクロプログラミング技術を
用いるとアーキテクチヤにおける設計の柔軟性が
極めて大きくなる。それは、発生可能な制御信号
のタイプが、どのような特定のプロセツサに対し
ても固定されたものとなつておらず、異なつた高
位のレベルのプログラム言語が特別に製造された
メインフレームのコンピユータのために設計され
ている場合においても、その言語のホストとのエ
ミユレーシヨンやインタプリタを行なうために選
択することができるからである。設計に関してこ
のような柔軟性が存在するため、ほとんどすべて
の中小プログラミングシステムや特定のマイクロ
プロセツサが、この技術を用いて構成されてい
る。 しかしながら、前記記憶装置からのマクロ命令
のアクセスやレセプシヨンでは、同じマクロ命令
オペレータがデコーダ論理回路によつてデコード
される場合に比べて、必要とされる時間が長くな
つている。このため、大型で高速のプロセツサを
設計するにあたつては、ハードワイヤの論理回路
が好んで用いられている。 速度の面での改良を図り、マイクロ命令を実行
するために必要とされるクロツク時間を短くする
ための技術としては、マクロ命令オペレータ（マ
イクロ命令アドレス）の取出しを前のマイクロ命
令の実行とパイプラインないしはオーバラツプさ
せるという技術が存在している。このような技術
は、Ferguson等に対して与えられたアメリカ合
衆国特許第3886523号に記載されている。 しかしながら、このようなオーバラツプ技術を
用いたとしても、実行中のルーチンの中の変化に
よつてマイクロコントローラが用いられていない
ようなクロツクタイムのシーケンスがなお存在す
る。すなわち、データプロセツサはマクロ命令レ
ベルまたはマイクロ命令レベルのいずれに対して
も、命令の単一のシーケンスを実行することはな
い。周期的に、内部条件または外部条件が発生し
て、他のルーチンへの分岐を行ない、その条件に
対する適当な応答を与えるような命令シーケンス
が必要となる。さらに、多くのルーチンがネスト
されたサブルーチンのシリーズとして形成され、
これはプロセツサに対してサブルーチンへのジヤ
ンプと、このサブルーチンから、実行されていた
親ルーチンとは異なつたいくつかの他のロケーシ
ヨンへのリターンを要求する。上述したように、
パイプラインがなされたマイクロコントローラに
おいては、これは、新たなサブルーチンを取出
し、実行されているその時点でのシーケンスを再
び廃棄することを要求することになり、これによ
つてサイクルタイムが失われる。 このため、この発明を主たる目的は、クロツク
サイクルのロスを最小化するようなデータプロセ
ツサのための改良されたマイクロコントローラを
提供することである。 この発明の他の目的は、命令の取出しと条件付
分岐命令の取出しとのオーバラツプを生じさせる
ようなデータプロセツサのための改良されたマイ
クロコントローラを提供することである。 この発明のなおも他の目的は、サブルーチン命
令へのジヤンプとサブルーチン命令からのリター
ンとを、その時点での取出し命令取出しにオーバ
ラツプさせるデータプロセツサのための改良され
たマイクロコントローラを提供することである。 発明の概要 上述した目的を達成するため、この発明は、複
数の制御記憶装置から形成されたデジタルデバイ
スを制御するためのマイクロコントローラを対象
としており、前記制御記憶装置のそれぞれは、対
応する制御記憶装置の中の異なつたロケーシヨン
をアドレスするレジスタカウンタを有している。
それぞれの制御記憶装置はそれぞれクロツクサイ
クルでアクセスされるもので、選択された制御記
憶装置から取出されたマイクロ命令のうちの１つ
を受取るための命令レジスタを持つている。この
ような方法で、前のマイクロ命令が条件付分岐で
ある場合、サブルーチンへのジヤンプである場
合、またはサブルーチン命令へのリターンである
場合においても、マイクロ命令がそれぞれのクロ
ツクサイクルで命令レジスタに与えられる。 サブルーチンへのジヤンプと、サブルーチン命
令からの対応するリターンとを調和させるため、
このリターンサブルーチンの対応するアドレスは
プツシユダウンスタツクの中にストアされてお
り、これらのアドレスがスタツクの先頭に置かれ
ていたオーダの反対のオーダで、上述したレジス
タカウンタのうちの選択された１つへと与えられ
るようになつている。 このため、この発明の性質は、それぞれのクロ
ツクサイクルで複数のマイクロ命令を命令レジス
タへと与え、それによつて命令レジスタがそれぞ
れのクロツクサイクルで適切なマイクロ命令を受
取ることができるような、複数のメモリを有する
マイクロコントローラに存在している。

【図面の簡単な説明】

この発明の、上に述べた目的および他の目的と
利点や特徴は、図面を参照して行なう以下の説明
からより一層明らかとなろう。これらの図におい
て、 第１図は従来のマイクロコントローラの概念図
である。 第２図はこの発明のマイクロコントローラの概
念図である。 第３図はこの発明によつて実行されるものとし
てのプログラムセグメントを表現する命令のシー
ケンス図である。 第４図はこの発明で用いられるものとしてのア
ービトレーシヨン論理回路の概念図である。 第５図はこの発明の動作を示す真理値表が描か
れた図である。 発明の全般的な説明 この発明は、動作のクロツクサイクルのそれぞ
れの間にマイクロプログラムデータプロセツサの
中の種々のゲートやレジスタを活性化する制御信
号を与えるように構成されている。この制御信号
はコード化されていてもよく、またコード化され
ていなくてもよい。上に述べたように、従来のマ
イクロプログラムデバイスにおいては、条件付分
岐命令に出会つたとき、またはサブルーチンへの
ジヤンプ命令やサブルーチンからのリターン命令
に出会つたときには、常にクロツクタイムのロス
を生じていた。 このような従来のマイクロプログラムコントロ
ーラを第１図に示す。第１図に示すように、対応
するマイクロ命令は制御記憶装置１０の中にスト
アされており、この制御記憶装置１０はたとえば
リードオンリメモリ（ROM）である。以下に詳
しく説明するように、それぞれのマイクロ命令は
制御信号のフイールドを含んでおり、この制御信
号はそのすべてがコード化されていたものであつ
てもよく、また、部分的にコード化されているも
のや部分的にコード化されていないものであつて
もよい。これに加えて、それぞれのマイクロ命令
は、その時点でのマイクロ命令の次にシーケンス
の次のマイクロ命令が続くのか、それとも、サブ
ルーチン命令へのジヤンプもしくはサブーチン命
令からのリターンのいずれかの条件付分岐命令で
あるのかを特定するシーケンスフイールドを含ん
でいる。このフイールドはまた、ジヤンプアドレ
スまたはリターンアドレスを交互に含んでいる。 アドレスレジスタ１１によつてこの制御記憶装
置がアドレスされたときには、対応するマイクロ
命令が並列に読出されて命令レジスタ１２へと与
えられ、そこからこのフイールドが取出されて、
算術論理ユニツトなどの制御の対象となるデジタ
ルデバイスを活性化ないしは能動化する。条件付
分岐やサブルーチンへのジヤンプ命令を実行して
いるときには、シーケンスフイールドが同じクロ
ツクサイクルの間にマルチプレクサ１３に対して
代わりのアドレスを与える。条件付分岐命令を実
行している場合には、条件付ジヤンプ制御回路
が、付随命令の真偽を判定し、もし真であるなら
ば、マルタプレクサ１３に対して信号を与え、そ
れに与えられた代わりのアドレスをアドレスレジ
スタ１１へと転送させる。 マクロ命令レベルおよびマイクロ命令レベルの
いずれにおいても、データプロセツサを多く用い
るということは、プツシユダウンスタツクすなわ
ちフアーストインーラストアウト・レジスタの組
を用いるという特別の性質をもつている。このよ
うなスタツクは、サブルーチンへジヤンプしたと
きにリターンアドレスをストアしておかねばなら
ないということもあり、また他方、このサブルー
チンが他のサブルーチンへとジヤンプするときに
はリターンアドレスを必要とするということなど
の理由によつて、特に有用なものとなつている。
このようにしてネストされたサブルーチンを用い
ると、サブルーチンへのジヤンプが発生するごと
に、リターンアドレスがスタツクの先頭に置か
れ、それに続いて追加のリターンアドレスがこの
スタツクの先頭に入れられるときに、“プツシユ”
ダウンされる。種々のサブルーチンが出ていく
と、それらが入れられた順序と逆の順序で、必要
なリターンアドレスがスタツクの先頭から与えら
れる。マイクロコントローラのためのこのような
スタツクは、第１図においては制御スタツク１６
として示している。命令レジスタ１２から出てそ
の時点で実行されているマイクロ命令がサブルー
チン命令からのリターンであるときには、制御ス
タツク１６からマルチプレクサ１３を介してアド
レス１１へと適当なアドレスが与えられる。 第１図に示したマイクロプロセツサは、前に取
出されたマイクロ命令の実行とオーバラツプして
制御ストアアドレスが取出されるようなタイプの
ものであり、これは、命令の通常のシーケンスの
間にそれが制御記憶装置１０に対して与えられる
ごとに、アドレスレジスタ１１の内容をインクリ
メントすることによつて、第１図のコントローラ
において達成される。このような動作によつて、
新たなマイクロ命令がそれぞれのクロツクタイム
において命令レジスタ１２へと与えられる。しか
しながら、条件付分岐やサブルーチンへのジヤン
プ、それにサブルーチン命令からのリターンに出
会つたときには、適切なアクシヨンを実行できる
ようになるまでにアドレスレジスタ１１の内容を
置換えなければならず、これによつてクロツクサ
イクルのロスが生じていた。 このクロツクサイクルのロスを減少させるた
め、この発明は、第２図に示すような方法によつ
て、それぞれのクロツクサイクルにおいて、制御
記憶装置の出力を命令レジスタに与えるように構
成されている。第２図において、３つの異なつた
記憶制御装置２０ａ，２０ｂ，２０ｃが存在して
おり、これらは、シーケンス情報とともに制御信
号のフイールドをマルチプレクサ２２ａによつて
命令レジスタ２２へと与えるように構成されてい
る。しかしながら、条件付分岐やサブルーチン命
令からのリターンのためにも用いることのできる
ジヤンプアドレスJAを、それぞれの制御記憶装
置２０ａ，２０ｂおよび２０ｃに対応するレジス
タカウンタ以外のレジスタカウンタ２１ａ，２１
ｂおよび２１ｃのそれぞれに与えることができ
る。このために、レジスタカウンタ２１ａ，２１
ｂ，２１ｃにはそれぞれマルチプレクサ２３ａ，
２３ｂ，２３ｃが設けられており、これによつて
他の制御記憶装置からのジヤンプアドレスのうち
のいずれを受取るべきかということや、サブルー
チン命令からのリターンの場合に、メインスタツ
ク２６からスタツクアドレスの先頭のものを受取
るべきか否かの選択を行なう。第２図に示したよ
うに、レジスタカウンタのそれぞれはまた、第１
図の従来のコントローラにおいて行なわれていた
と同様に、外部ソースからの次のアドレスを受取
ることもできる。 マルチプレクサ２３ａ，２３ｂおよび２３ｃの
それぞれによつていずれの入力を選択したかとい
うことは、その時点で選択されている制御記憶装
置から命令レジスタ２２へと与えられたシーケン
ス情報に対応する。算術論理回路２７からの出力
によつて知ることができる。 制御記憶装置２０ａ，２０ｂ，２０ｃには、マ
イクロ命令の同じ組が与えられる。しかしなが
ら、任意の時刻を取つ見たときには、それぞれの
個々の制御記憶装置は、算術論理回路２７から対
応するレジスタカウンタ２１ａ，２１ｂ，２１ｃ
へと与えられたカウントロード情報に依存して、
３つのモードのうちの異なつた１つのモードで用
いられていることになる。これらの３つのモード
は、“プログラムカウンタレジスタ”、“ジヤンプ
アドレスレジスタ”、および“スタツクレジスタ
の先頭”である。３つのレジスタのそれぞれは、
タグレジスタとして機能する２ビツトレジスタを
伴つており、対応するこのタグレジスタの中にロ
ードされている値によつて、対応するレジスタカ
ウンタの状態や指名先を知ることができる。ここ
では第１図のアドレスレジスタ１１の代わりにレ
ジスタカウンタを用いているため、第１図のイン
クリメンタ１５は必要ではない。 以下に詳しく説明する動作によつて、この３つ
の制御記憶装置２０ａ，２０ｂ，および２０ｃ
は、その時点で実行しているマイクロ命令が条件
付分岐命令、サブルーチン命令へのジヤンプまた
はサブルーチン命令からのリターンである場合に
おいては、制御情報のフイールドをそれぞれのク
ロツクサイクルにおいて命令レジスタ２２へと与
え続けることができる。すなわち、レジスタカウ
ンタ２１ａがプログラムカウンタレジスタとして
指名されていた場合には、制御記憶装置２１ａへ
とアドレスを与え続けるとともに、分岐、ジヤン
プまたはリターン命令が命令レジスタ２２におい
て指示されるまで、それ自身の内容のインクリメ
ントを行ない続ける。この期間においては、レジ
スタ２１ｂおよび２１ｃのうちの１つがジヤンプ
アドレスレジスタとして指名され、また、これら
のうちの他のレジスタはスタツクレジスタの先頭
のものとして指名されて、３つの制御記憶装置２
０ａ，２０ｂ，２０ｃのすべてがマイクロ命令を
マルチプレクサ２２ａへと与える。取出された３
つのマイクロ命令はその時点におけるプログラム
カウントアドレス、ジヤンプアドレスおよびスタ
ツクの先頭のものすなわちサブルーチンからのリ
ターンアドレスに関するものであり、これらマイ
クロ命令のうちの１つは、アービトレーシヨン論
理回路２７によつて選択されて、それぞれのクロ
ツクサイクルにおいて命令レジスタ２２へと与え
られる。

【発明の詳細な説明】

第３図は、この発明で用いられているそれぞれ
の制御記憶装置すなわちROMの中に存在するこ
とができるような、マイクロ命令のシーケンスを
示している。ここに示したように、第１のフイー
ルドはジヤンプアドレスJAを表現しており、こ
のジヤンプアドレスJAはその時点におけるマイ
クロ命令が条件付分岐、サブルーチンへのジヤン
プまたはサブルーチンからのリターンを要求して
いる場合に、実行されるべき次のマイクロ命令の
アドレスを特定するという性質をもつている。ア
ステリスクで示した第２のフイールドは命令フイ
ールドであつて、この命令フイールドは、分岐、
ジヤンプもしくはリターンを特定し、またはこれ
らのいずれも存在しないときには、プログラムカ
ウンタレジスタとして機能するレジスタカウンタ
のシーケンスを特定するために必要な数だけのビ
ツトを含んでいる。 典型的なマイクロ命令の例を命令レジスタ２２
を形成するそれぞれのフイールドによつて第２図
の中により詳しく示してある。それぞれのROM
の中にマイクロ命令の一部分としてストアされて
いるジヤンプアドレスは、命令レジスタへは与え
られないことに注意されたい。ここに示した命令
フイールドは、サブルーチンフイールドへの１ビ
ツトのジヤンプ、サブルーチンからの１ビツトの
リターン、１ビツトのジヤンプすなわち条件付分
岐フイールドおよび、ゼロによつて排他的ORゲ
ート２４ａを能動化して条件選択レジスタ２４か
らのジヤンプ能動化信号をアービトレーシヨン論
理回路２７へと伝送する１ビツトの反転フイール
ドを含んでいる。命令レジスタ２２の条件コード
選択は、条件選択論理回路２４へと与えられる条
件信号の任意の１つを選択するために必要とされ
る数だけのビツトを含んでいる。第３図に示した
マイクロ命令のシーケンスの中に存在する命令レ
ジスタ２２の中の残りのフイールドは、制御が行
なわれているデジタルデバイスを活性化するため
に用いられる。マイクロ命令の命令フイールドの
すべてのビツトがゼロであるときには、このプロ
グラムカウンタレジスタは第３図に示した命令の
シーケンスを通してインクリメントを行ない続け
る。 特定のレジスタカウンタが“プログラムカウン
タレジスタ”として指名されているときには、そ
れに続くそれぞれのROMにおいてシーケンス的
に１だけインクリメントする。また、特定のレジ
スタカウンタが“ジヤンプアドレスレジスタ”と
して指名されると、テストされている条件が要求
している場合に次の分岐を与えなければならない
命令のアドレスをホールドする。特定のレジスタ
カウンタが“ジヤンプアドレスレジスタ”として
指名されると、それはクロツクのそれぞれにおい
てロードされて、対応するROMの出力に分岐を
与えるべき命令が常に存在するようにする。最後
に、特定のレジスタカウンタが“スタツクレジス
タの先頭”として指名されると、最初にそのアド
レスがロードされているようなコーリングプログ
ラムのリターンアドレスを含むことになる。この
“スタツクレジスタの先頭”は、“プツシユ”命令
に出会つたときのみロードされる。この場合、こ
のレジスタの古い内容は第２図のメインスタツク
２６へと移されている。このレジスタカウンタは
常に、メインスタツクの最も上のエレメントの内
容をホールドしている。しかしながら、リターン
命令に出会つたときには、リターンが特定される
べきアドレスの内容をこの命令レジスタに直ちに
ロードすることができる。これはもちろん、“ス
タツクレジスタの先頭”がリターンのロケーシヨ
ンの内容を取出すことによつて可能となる。 第３図に示したようなマイクロ命令の異なつた
シーケンスに対して種々のレジスタカウンタの中
で何が起こり、第２図の対応するROMの出力と
してどのようなものが生ずるかを例示することに
よつて、この発明では、それぞれのクロツクサイ
クルにおいてマイクロ命令を（第２図の）命令レ
ジスタ２２へとどのように与えるかを理解するこ
とがおそらくできるであろう。たとえば、第３図
のマイクロ命令１０がその時点で実行されてお
り、第２図のレジスタ２１ｃが“プログラムカウ
ンタレジスタ”として指名されている場合を考え
ると、レジスタカウンタ２１ｂは“ジヤンプレジ
スタ”として指名され、また、レジスタ２１ａは
“スタツクレジスタの先頭”として指名されてい
ることになる。マイクロ命令１０の制御フイール
ドおよび命令フイールドは、このときには、命令
レジスタ２２の中に存在し、レジスタカウンタ２
１ｃはインクリメントされて命令１１のアドレス
をホールドし、レジスタカウンタ２１ｂはマイク
ロ命令１０のジヤンプアドレスフイールドをホー
ルドし（たとえば、このジヤンプアドレスを１０
０とする）、そして、レジスタカウンタ２１ａは
スタツクアドレスの先頭のものをホールドする
（たとえば、このレジスタの内容を９０とする）。
ROM２０ｃの出力は制御データフイールドであ
つて、ジヤンプアドレスとして（75）を有する命
令１１の命令フイールドが、第２図のマルチプレ
クサ２３ｂへと与えられる。ROM２０ｂの出力
は命令１００の制御データフイールドと命令フイ
ールドであつて、そのジヤンプアドレス（300）
が第２図のマルチプレクサ２３ｃへと与えられる
ことになる。ROM２０ａの出力はマイクロ命令
９０の制御データフイールドおよび命令フイール
ドであり、そのジヤンプアドレス（400）が、マ
ルチプレクサ２３ｂおよび２３ｃの双方へ与えら
れる。 マイクロ命令１０がジヤンプ命令であつた場合
には、レジスタカウンタ２１ｂはここで“プログ
ラムカウンタレジスタ”となり、命令レジスタ２
２はマイクロ命令１００の制御データフイールド
および命令フイールドを含むことになり、また、
“ジヤンプアドレスレジスタ”となつているレジ
スタカウンタ２１ｃへとジヤンプアドレス（300）
が与えられるが、レジスタカウンタ２１ａの内容
には影響が生じていない。ROM２０ｃの出力は
この時点で、命令３００の制御データフイールド
および命令フイールドとなつており、そのジヤン
プアドレス(8)がマルチプレクサ２３ｂへと与えら
れている。ROM２０ｂの出力はこのとき、マイ
クロ命令１０１の制御データフイールドおよび命
令フイールドとなつており、そのジヤンプアドレ
ス（35）がマルチプレクサ２３ｃへと与えられ
る。ROM２０ａの出力には変化は生じていな
い。 マイクロ命令１０がサブルーチン命令へのジヤ
ンプであるときには、レジスタカウンタ２１ｂは
“プログラムカウンタレジスタ”となり、その内
容（100）が１だけインクリメントされるととも
に、命令レジスタ２２の内容は命令１００の制御
データフイールドおよび命令フイールドとなる。
レジスタカウンタ２１ａは今度は“ジヤンプアド
レスレジスタ”となり、マイクロ命令１００のジ
ヤンプアドレス（300）を含むが、一方、レジス
タカウンタ２１ｃは“スタツクレジスタの先頭”
となつて、その内容(11)を維持している。ROM２
０ｂの出力はマイクロ命令１０１の制御データフ
イールドおよび命令フイールドとなつており、そ
のジヤンプアドレス（35）はマルチプレクサ２３
ａへと伝送される。レジスタカウンタ２１ａはマ
イクロ命令１００（300）のジヤンプアドレスを
含んでおり、レジスタカウンタ２１ａの出力は命
令３００の制御データフイールドおよび命令フイ
ールドであつて、そのジヤンプアドレス(8)はマル
チプレクサ２３ｂへと伝送される。ROM２０ｃ
の出力は同一のままとなつている。その間に、
（90として特定された）レジスタ２１ａの前の内
容が、マルチプレクサ２６ａを経由してメインス
タツク２６の先頭に置かれる。 マイクロ命令１０がサブルーチン命令からのリ
ターンであつたときには、レジスタ２１ａは今度
は“プログラムカウンタレジスタ”となつて、１
だけインクリメントされる。命令レジスタ２０に
は命令９０の制御データフイールドおよび命令フ
イールドを含み、ROM２０ａの出力は命令９１
の制御データフイールドおよび命令フイールドと
なつているが、そのジヤンプアドレスはマルチプ
レクサ２１ｂへと与えられる。レジスタカウンタ
２１ｂは“ジヤンプアドレスレジスタ”となり、
ROM２０ｂの出力は前のマイクロ命令のジヤン
プアドレスならびに対応する制御データフイール
ドおよび命令フイールドとなる。“スタツクレジ
スタの先頭”となつているレジスタカウンタ２１
ｃの内容はレジスタの先頭に前に置かれていた内
容を含んでおり、ROM２０ｃの出力はそのアド
レスにおけるマイクロ命令の内容を含むことにな
る。 レジスタカウンタの役割分配を定める論理回路
は第２図のアービトレーシヨン論理回路２７の中
に含まれている。この論理回路はステートマシン
にほかならない。レジスタカウンタのそれぞれに
付随した２ビツトレジスタ２７ａ，２７ｂおよび
２７ｃ（第４図参照）は、この論理回路の中に存
在している。この論理回路を駆動する信号は第２
図の命令レジスタ２２および第２図の条件選択ユ
ニツト２４において発生する。アービトレーシヨ
ン論理回路２７の出力を第４図により詳しく示
す。これらの出力はデータ／アドレスマルチプレ
クサ２３ａ，２３ｂ，２３ｃを駆動し、また、３
つのレジスタカウンタ２１ａ，２１ｂおよび２１
ｃへのロード／カウント能動化入力を駆動する。 上述したように、第２図および第４図のアービ
トレーシヨン論理回路２７は、本質的にはステー
トマシンであり、実行される命令のタイプと３つ
のレジスタカウンタ２１ａ，２１ｂおよび１ｃの
状態ないしはモードのそれぞれの組合わせとに対
応した、レジスタおよびレジスタカウンタの次の
状態とソース選択アクシヨンとが存在する。第２
図および第４図のアービトレーシヨン論理回路２
７によつて制御されるこの発明のそれぞれのレジ
スタROMとの動作を、第５図の中に表に詳しく
示す。この第５図では、それぞれのレジスタカウ
ンタの現在の状態および次の状態とともに、アー
ビトレーシヨン論理回路２７の入力および出力が
描かれている。 第５図の第１行はその時点で実行されている命
令のタイプを示しており、“プログラムレジスタ
カウンタ”として指名されているレジスタカウン
タがインクリメントを続けているようなノーアク
シヨンのNA，サブルーチンへのジヤンプJMS、
およびサブルーチンからのリターンRET、ジヤ
ンプまたは条件付分岐JMPを含んでいる。第２
行はそれぞれのレジスタカウンタのモードの種々
の組合わせを示しており、ここでＡは第２図のレ
ジスタカウンタ２１ａを、Ｂはレジスタカウンタ
２１ｂを、Ｃはレジスタカウンタ２１ｃを、それ
ぞれ意味している。異なつたレジスタカウンタの
それぞれのモードは、“ジヤンプアドレスレジス
タ”をＪで、“スタツクレジスタの先頭”をＳで、
また、“プログラムカウンタレジスタ”をＣで、
それぞれ表わしている。第３行は、それぞれの後
続の状態ないしはモードを示している。 第４行はレジスタカウンタのそれぞれで発生す
るアクシヨンを示し、ここで、Ｌはレジスタカウ
ンタに新たなアドレスがロードされていること
を、Ｏはレジスタカウンタがその時点における内
容を保つていること、そして、はレジスタカウ
ンタのインクリメントがなされていることを示
す。第５行は、どのROMすなわち制御記憶装置
が、ロードされたレジスタカウンタに与えられる
新たなアドレスのソースであるかを示している。
第６行は、どのROMが、第２図の命令レジスタ
２２にロードされた命令フイールドおよび制御デ
ータフイールドのソースであるかを示し、そし
て、第７行は、第２図のスタツク２６の先頭に置
かれたアドレスのソースが存在するときには、そ
のソースはどのレジスタカウンタであるかを示し
ている。 たとえば、命令のノーアクシヨン（NA）タイ
プにおけるモードの第１の組合わせを考えてみ
る。ARがＪに等しいということは、第２図のレ
ジスタカウンタ２１ａが“ジヤンプアドレスレジ
スタ“モードとなつており、レジスタカウンタ２
１ｂが“スタツクレジスタの先頭”のモードとな
つており、そして、レジスタカウンタ２１ｃが
“プログラムカウンタレジスタ”モードとなつて
いることを示している。同じラインの次に行は、
種々のレジスタの状態すなわちモードが変化して
いないことを示してい。このラインの第４行は、
レジスタカウンタ２１ａに新しいアドレスがロー
ドされており、レジスタカウンタ２１ｂはその内
容を維持しており、そして、レジスタカウンタ２
１ｃがインクリメントされていることを示してい
る。第５行は、レジスタ２１ａに第２図のROM
２０ｃからジヤンプアドレスがロードされている
ことを示す。またこのラインの第６行のISは、第
２図の命令レジスタ２２がROM２１ｃに関して
ロードされていることを示し、そして、このライ
ンの最終行は、第２図のスタツク２６の先頭に何
も置かれていないことを示す。 サブルーチンへのジヤンプ命令JMSの実行に
関するこの発明のアクシヨンの他の例が、第５図
の中の真理値表のJMSのカテゴリの第１ライン
に示されている。レジスタカウンタ２１ａは“ジ
ヤンプアドレスレジスタ“モードとなつており、
レジスタカウンタ２１ｂは“スタツクの先頭”モ
ードであり、そして、レジスタ２１ｃは“プログ
ラムカウントレジスタ”モードである。次のクロ
ツク時間における、種々のレジスタカウンタのそ
れぞれの状態は、レジスタカウンタ２１ａが“プ
ログラムカウンタレジスタ”となり、レジスタカ
ウンタ２１ｂが“ジヤンプアドレスレジスタ”と
なり、そして、レジスタカウンタ２１ｃが“スタ
ツクレジスタの先頭”となつている。次の行は、
レジスタカウンタ２１ｃがインクリメントされ、
レジスタカウンタ２１ｂに新たなアドレスがロー
ドされていることを示しており、また、その次の
行は新たなアドレスのソースがROM２０ａであ
ることを示している。その次の行は、第２図の命
令レジスタ２２がROM２０ａからロードされて
おり、最後の行はレジスタ２１ｂが第２図のスタ
ツク２６の先頭に置かれていることを示してい
る。 上に述べた例によつて、第５図の中の表の残り
の部分は明らかであろう。但し、命令RETのタ
イプとなつているサブルーチンからのリターンに
おいて、第５行に存在するＺは、スタツクの先頭
がそれぞれのレジスタカウンタをロードするため
のソースとなつていることを示している。 まとめ デジタルデバイスのためのマイクロコントロー
ラすなわち、それぞれのクロツクタイムにおい
て、３つの異なつた制御記憶装置つまりROMの
うちの１つから対応する命令レジスタへとマイク
ロ命令を与えることができるように構成されたマ
イクロコントローラを開示した。この方法では、
マイクロ命令のシーケンスは他のサブルーチンへ
の条件付分岐、サブルーチンへのジヤンプおよび
サブルーチンからのリターンと出会うことが可能
であつて、そこでは、次のクロツクサイクルに必
要とされる正しいマイクロ命令を命令レジスタへ
と与える準備が常になされているため、クロツク
サイクルのロスは生じない。 なお、ここではこの発明の１つの実施例のみを
開示したが、請求の範囲の精神と範囲を逸脱する
ことなく、変形や変化を与えることが可能である
ということは当業者にとつては自明であろう。