JPH0429093B2 - - Google Patents

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JPH0429093B2
JPH0429093B2 JP57112613A JP11261382A JPH0429093B2 JP H0429093 B2 JPH0429093 B2 JP H0429093B2 JP 57112613 A JP57112613 A JP 57112613A JP 11261382 A JP11261382 A JP 11261382A JP H0429093 B2 JPH0429093 B2 JP H0429093B2
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    • G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions

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Description

【発明の詳細な説明】
〔発明の分野〕 本発明はデータ処理システムに係り、さらに詳
細に説明すれば高性能データ処理システム中の命
令処理ユニツトに係る。 〔発明の背景〕 一般に、高性能デイジタル計算機の命令処理速
度は、命令の先取り、解読及び実行を高度にオー
バラツプさせるような設計手法によつて増強する
ことができる。多くの場合、最大処理速度は１サ
イクルあたり１命令に制限されるが、これは１サ
イクル中に高々１命令しか解読することができな
いという理由による。大形の汎用デイジタル計算
機の最大処理速度は、命令を先取りする能力によ
つて影響されうる。命令の先取りとは、これらの
命令が処理のために必要となる前に該命令を主記
憶から取出すことを意味する。これらの命令は、
一般に命令バツフアと呼ばれる高速のローカル記
憶に保持される。これらの命令は必要に応じて命
令バツフアから命令レジスタへ１つずつゲートさ
れ、そこで解読及び主記憶アドレスの発生のため
に使用される。解読及びアドレス発生の後、当該
命令は命令処理の間に実行ユニツトによつて利用
されるようにオペレーシヨン・レジスタへゲート
される。 １つの命令バツフアは４ダブルワードまでの容
量を有してもよい。もし高性能データ処理システ
ム種々の長さを有する命令、たとえば刊行物であ
る“IBM System／370 Principles of
Operations”、From No.GA22−7000、で定義さ
れている命令について動作するように設計されて
いるならば、４ダブルワードの容量を有する命令
バツフアはほぼ８個の命令を保持することができ
る。 任意のプログラム記憶式計算機は予め定義され
た予定数のプログラム命令について機能するよう
に設計されており、従つて予め指定された機能し
か遂行することができない。プログラムはかかる
命令セツトを利用して作成される。最終的に或る
機能が遂行されることをプログラマが望んだとし
ても、プログラマは利用可能な命令セツトを活用
してプログラム命令のシーケンスを作成しなけれ
ばならない。このようにしてプログラムが作成さ
れ、そして特定の機能が頻繁に生ずることが観察
される場合、新しいプログラム命令を定義するこ
とが望ましいであろう。というのは、このような
１つの命令を解読するだけで、所望の機能が全体
として遂行されることになるからである。しかし
ながら、既存のデータ処理システムは新しく定義
された命令を認識することができず、従つてその
性能を改善することができないのである。また仮
に新しい命令を認識するように新しいデータ処理
システムが設計されたとしても、以前に作成され
た多数のシステム制御用又は適用業務用プログラ
ムは増強された性能の効果を享受できず、従つて
新しく定義された命令を利用するように書直さな
ければならない。 前掲の“IBM System／370 Principles of
Operations”で定義された命令は８ビツトのオ
ペレーシヨン（OP）コード・フイールドを含み、
さらに16個の汎用レジスタを指定する他の幾つか
の４ビツト・フイールドを含む。これらの汎用レ
ジスタは、オペランド・データ、基底アドレス値
又は指標アドレス値を一時的に保持するようにプ
ログラムされうる。基底アドレス・レジスタ又は
指標アドレス・レジスタとして指定された汎用レ
ジスタは、主記憶アドレスを発生又は計算するた
めに命令解読段階の間に利用される。アドレス発
生段階は、汎用レジスタからの基底アドレス値
と、他の汎用レジスタからの指標アドレス値と、
命令に保持された12ビツトの変位アドレス値との
加算を含むことがある。 命令解読と命令実行をオーバラツプさせるよう
に設計されたデータ処理システムでは、或る命令
がその実行中に次の命令のアドレス情報として利
用される汎用レジスタ中のデータを変更するよう
な場合には性能が低下する（これは“アドレス発
生インタロツク”として知られている）。つまり、
最初の命令が実行されてしまうまで、次の命令は
解読及びアドレス発生段階に進むことができない
ので、性能が低下するのである。 〔発明の概要〕 本発明は命令解読及び命令実行をオーバラツプ
させたデータ処理システムの性能を改善するにあ
たつて、アーキテクチヤや命令セツト、オペレー
テイング・システム、コンパイラ又は多数の既存
プログラムを変更することを要しない。即ち、予
定の命令シーケンスが検出されると、該シーケン
スの第１命令に置き変わるべき置換命令が発生さ
れ、かくてデータ処理システムの実行ユニツトは
この１つの置換命令に応答して元の命令シーケン
スによつて要求されたすべての機能を遂行するよ
うにされる。 命令カウンタは命令バツフアから諸命令をアク
セスし、これらの命令を命令レジスタへ転送して
解読及びアドレス発生のために使用できるように
する。命令シーケンス検出器は、予定の命令シー
ケンスの存在を決定するために、命令バツフアに
置かれた隣接命令のOPコード・フイールド及び
種々の４ビツト・フイールドを検査する。このよ
うにして予定の命令シーケンスが検出されると、
置換命令発生器へ信号が与えられ、かくて該発生
器は命令バツフアに置かれた当該命令シーケンス
の第１命令を有効に修正する。置換命令は“擬似
命令”を定義する独特のOPコード・フイールド
によつて識別され、そのOPコードは命令セツト
のOPコードとは異なるようにされる。制御記憶
中のマイクロプログラムによつて制御されるよう
な実行ユニツトを有するデータ処理システムで
は、擬似命令の実行を可能にするために適当なマ
イクロコードをこの制御記憶に保持させ、これを
擬似命令のOPコードでアクセスすることにより、
元の命令シーケンスによつて要求されたすべての
機能を遂行するように実行ユニツトを制御するこ
とができる。 〔発明の詳細な説明〕 第１図は、代表的な高性能データ処理システム
の主要ユニツトをブロツク形式で示す。図示の如
く、主記憶はプログラム／データ記憶１０を含
み、これはそこから以前に取出されたデータ又は
命令の高速アクセスを可能とするために高速バツ
フア１１と協働する。命令取出／解読ユニツト１
２は解読すべき複数のプログラム命令を事前に取
出し且つこれらの命令をバツフアするとともに、
必要な主記憶アドレスを発生してこれを実行ユニ
ツト１３へ供給する。実行ユニツト１３は実行す
べき各命令を記憶するためのオペレーシヨン・レ
ジスタ１４を含む。実行ユニツト１３の一部であ
る制御部１５はオペレーシヨン・レジスタ１４に
置かれた命令のOPコード・フイールドに応答し、
該命令によつて要求された機能の実行を行なわし
める。システムのすべてのユニツトを制御するた
めに制御信号１６が発生される。データ又はオペ
ランドは、実行ユニツト１３と主記憶１０の間で
バス１７を介して転送される。米国特許第
4200927号は、第１図に略示されているような高
性能データ処理システムを一層詳細に記述してい
る。この特許で記述された実行ユニツト１３はマ
イクロプログラム制御式の制御記憶を含み、該制
御記憶は実行すべき命令のOPコード・フイール
ドに応答して当該命令を実行するためのマイクロ
プログラムをアドレスする。本発明を実施するた
めには、米国特許第4200927号に記述された実行
ユニツトを変形する必要がある。たとえば、本発
明によつて発生されるシステム／370型のOPコー
ドに応答するためのマイクロ命令を保持するよう
に、その制御記憶を変形すればよい。 第２図ないし第４図は、命令の先取りが第１図
の命令取出／解読ユニツト１２によつて行なわれ
る如き高性能データ処理システムで遭遇しうる３
種類の命令バツフアリング機構を表わす。 第２図には、米国特許第4200927号に記述され
ているものと同様の命令バツフアリング機構が図
示されている。図示の如く、命令バツフアは複数
のダブルワード・レジスタ１８ないし２０から成
り、該レジスタの各々はそれぞれ４つのハーフワ
ード・セクシヨン２１を含む。IBMシステム／
370のために定義された命令は１ないし３ハーフ
ワードの長さを有し、また８ビツトのOPコー
ド・フイールドはハーフワードの境界に置かれて
いなければならない。命令カウンタ２２は一連の
ゲート２３を順次に付能化するが、これは次の命
令を命令レジスタ２４へゲートしてその解読を行
なわしめるとともに、第１図の命令取出／解読ユ
ニツト１２でアドレス発生を行なわしめるためで
ある。オペレーシヨン・レジスタ１４は、第１図
の実行ユニツト１３で諸命令が実行されている間
に命令レジスタ２４からの命令を受取る。 命令の実行及び解読がオーバラツプされている
ために、オペレーシヨン・レジスタ１４は実行中
の命令を記憶し、命令レジスタ２４は命令解読及
びアドレス発生段階のための次の後読命令を記憶
し、命令カウンタ２２は命令バツフア・レジスタ
１８ないし２０の適正なハーフワード・セクシヨ
ン２１から次の命令をゲートする準備を行なうた
めに命令レジスタ２４中の命令の長さに従つてイ
ンクレメントされるのである。命令バツフア・レ
ジスタ１８ないし２０のいずれかから諸命令が転
送されて該命令バツフア・レジスタが空になる
と、第１図の命令取出／解読ユニツト１２は主記
憶１０へのアクセスを開始させ、かくて諸ダブル
ワードの命令情報を記憶バス２５を介して命令バ
ツフア・レジスタ１８ないし２０のいずれかへロ
ードさせる。 前述の命令バツフアリング機構は既存のもので
あるが、この機構に追加される本発明はシーケン
ス選択器２６、命令シーケンス検出器２７及び置
換命令発生器２８によつて表わされる。 記憶バス２５を介して命令バツフア・レジスタ
１８ないし２０のいずれかへ諸ダブルワードが転
送され、また命令カウンタ２２の順序づけに従つ
て諸命令が命令レジスタ２４へ転送される場合、
シーケンス選択器２６は一連のゲート２９を順次
に付能化することにより、２つの隣接する命令の
少くともOPコードを線３０及び３１を介して命
令シーケンス検出器２７へ転送させる。置換命令
発生器２８は所与の置換命令の少くともOPコー
ドを、線３３及びシーケンス選択器２６の制御下
にある一連のゲート３４を介して、命令バツフ
ア・レジスタ１８ないし２０のいずれかの適正な
位置へ転送させる。この置換命令は、命令シーケ
ンス検出器２７によつて検出された当該命令シー
ケンスの最初の命令に置き換わる。 諸命令がオペレーシヨン・レジスタ１４から実
行され、そして命令レジスタ２４で解読される場
合、命令カウンタ２２はこの置換命令を命令バツ
フアから命令レジスタ２４へ転送させ、さらにオ
ペレーシヨン・レジスタ１４へと転送させる。オ
ペレーシヨン・レジスタ１４に置かれたこの置換
命令を、第１図の実行ユニツト１３の制御部１５
からアクセスされた適正なマイクロプログラムで
実行することにより、命令シーケンス検出器２７
によつて検出された当該命令シーケンスが要求す
る処のすべての機能を遂行することができる。 第３図には、他の形式の命令バツフアリング機
構が図示されている。この機構は記憶バス２５を
含み、さらに第２図のものと同様に構成された命
令バツフア３５を含む。第２図に図示された複雑
なゲート機構は、所与の命令シーケンスにおける
２つ以上の命令を命令シーケンス検出器２７で検
査することを可能にする。これに対し、第３図の
ものは簡単ではあるが制限されたシーケンス検出
機構を備えていて、２段の命令レジスタ３６及び
３７中の命令について動作する。即ち、命令シー
ケンス検出器２７及び置換命令発生器２８は、命
令レジスタ３６及び３７の内容を検査することが
できるにすぎない。予定の２命令シーケンスが検
出される場合、経路３８を介してオペレーシヨ
ン・レジスタ１４へ置換命令が転送される。この
経路３８は命令レジスタ３６及び３７の内容をク
リアするためにも使用される。予定の命令シーケ
ンスを検出しない場合には、オペレーシヨン・レ
ジスタ１４は命令レジスタ３６の内容を経路３９
を介して受取る。 第３図に図示された２段の命令レジスタ３６及
び３７は“ｎ”個の命令レジスタへ一般化するこ
とができるが、その場合にはスタツクとして扱う
ことができるので、命令バツフア３５の代わりに
使用されることになろう。第４図にはこのような
構成が図示されており、その命令シーケンス検出
器２７及び置換命令発生器２８は命令レジスタ４
０及び４１に応答し且つ該レジスタに作用するよ
うに図示されている。前記と同様に、置換命令を
命令レジスタ４１へ転送すると、命令レジスタ４
０がクリアされる。この一般化された構成では、
３つ以上の命令を検査することができる。 次に、特定の例に基いて本発明の特性を説明す
る。１つの汎用レジスタを必要とするにすぎない
ようなIBMシステム／370の命令対、即ちRX形
式の「ロード（Ｌ）」命令及びRR形式の「ロー
ド・テスト（LTR）」命令の対が以下に示され
る。 Ｌ ５、値３ LTR ５，５ 一般に、この命令対は所与のブランチ命令に先
行して置かれるが、これは所与のデータ項目の符
号をテストし且つその内容に応じてブランチを行
なわしめるためである。“値３”として表わされ
たアドレスで以て主記憶１０をアドレスする前記
の「ロード（Ｌ）」命令は、条件コードをセツト
しない。また、RX形式の「ロード・テスト」命
令は存在しない。 説明の便宜上、所与の命令バツフアがこの命令
シーケンスを次のように保持するものと仮定す
る。 ・ ・ 〓１ Ｌ ４、値１ 〓２ Ａ ４、値２ 〓３ ST ４、和 〓４ Ｌ ５、値３ 〓５ LTR ５，５ 〓６ BC 目標 ・ ・ これらの命令は参照を容易にするためのラベル
〓１ないし〓６を与えられており、またプログラ
マによつて書かれるような簡略OPコード（たと
えば、ST＝記憶）及び記号による主記憶アドレ
ス（たとえば、和）で表わされている。主記憶１
０におけるこれらの命令のイメージは、OPコー
ド及びオペランドの位置を表わす処の16進デイジ
ツトから成る。16進表記法では、この命令シーケ
ンスは次のように表わされうる。 ・ ・ 〓１ 5840A124 〓２ 5A40A2D4 〓３ 5040A138 〓４ 5850A8CC 〓５ 1255 〓６ 4780A0F0 ・ ・ これらの命令は主記憶１０中で次のように直線
的に現われる。 …
5840A1245A40A2D45040A1385850A8CC1255478
０Ａ０Ｆ０… IBMシステム／370のアーキテクチヤによれ
ば、16進数00ないし3FのOPコードを有するすべ
ての命令は２バイト長であり、16進数40ないし
7FのOPコードを有するすべての命令は４バイト
長であり、16進数80ないしFFのOPコードを有す
るすべての命令は６バイト長である。命令〓１が
実行中である場合、その位置は知られている。ま
た当該命令バツフアの内容は個別的な命令イメー
ジへ分解することができる。これらの命令イメー
ジを示すために、以下では各OPコードの最初の
16進デイジツトに下線が付されている。 …５840A124５A40A2D4５040A138５
850A8CC１255４780A0F0… 第１図の実行ユニツト１３が命令〓１を実行し
ている間、命令シーケンス検出器２７は命令バツ
フアに保持されたすべての後続命令を検査する。
つまり、命令シーケンス検出器２７は「ロード
（Ｌ）」命令及び「ロード・テスト（LTR）」命令
の如き予定の命令対のシーケンスが存在するか否
かを検査するのである。また、このような命令対
に遭遇した場合、「ロード（Ｌ）」命令のR1フイ
ールドで指定された汎用レジスタが「ロード・テ
スト（LTR）」命令のR1及びR2フイールドで指
定された汎用レジスタと同じであるか否かを決定
することが必要である。これらのテストは同時に
遂行されうる。両テストに合格した場合、擬似
OPコードを有する「ロード・テスト（LT）」置
換命令が、命令バツフア中の「ロード（Ｌ）」命
令及び「ロード・テスト（LTR）」命令の対に置
き換わる。 この置換は次のような幾つかの方法で行うこと
ができる。 第１方法：「ロード（Ｌ）」命令を４バイト長の擬
似OPコードLTで置きかえ、そして「ロー
ド・テスト（LTR）」命令をオール・ゼロの
フイールドを有する「条件ブランチ
（BCR）」命令の如き２バイトのノー・オペ
レーシヨン命令で置き換える。 第２方法：「ロード（Ｌ）」命令を６バイト長の擬
似OPコードLTで置き換える。 第３方法：「ロード（Ｌ）」命令を４バイト長の疑
似OPコードLTで置き換え、「ロード・テス
ト（LTR）」命令を削除するとともに、当該
ギヤツプの“間隔をつめる”ように命令バツ
フアの内容を操作する。 これらの方法のうちどれを選択するかは、ハー
ドウエアの詳細設計を行なう技術者に任される。
第２方法は簡単で、殆んどの状況を取扱うことが
できるばかりか、回路構成も安価である。このた
め、以下ではこの第２方法を説明する。 以下に示した命令ストリームの16進表記の下部
には、記号マスクが付されている。数字から成る
マスクの部分は、命令イメージとマスクの比較が
行なわれることを示す。符号（＝）から成るマス
クの部分は、指示された16進デイジツトの値が重
要でないことを示す。このテストは、これらがす
べて同じデイジツトであるか否かを決定するため
のものである。図式的に説明すれば、このプロセ
スは次のように進行する。
【表】
【表】 第５図は、「ロード・テスト（LT）」置換命令
を作成するための諸条件を示す論理表示である。
命令シーケンス検出器２７の検査論理はOPコー
ド・マスク４２及び４３を含み、前者は第１命令
のOPコード・フイールド４５が16進値58（ロー
ド：Ｌ）を有するときAND回路４４へ出力信号
を供給し、後者は第２命令のOPコード・フイー
ルド４６が16進値12（ロード・テスト：LTR）を
有するときAND回路４４へ出力信号を供給する。
この特定の状況では、一致論理４７は、第１命令
のR1フイールド４８と第２命令のR1フイールド
４９及びR2フイールド５０とがすべて等しいこ
とを決定する。この場合、AND回路４４は出力
信号５１を供給し、かくて予定の命令シーケンス
が検出されたことを指示する。この出力信号５１
に応答して、“ロード・テスト”発生器５２は擬
似OPコードＣ８を線５３を介して第１命令のOP
コード・フイールド４５へ転送する。この擬似
OPコードＣ８が実行のために解読される場合、
これは３ハーフワード長のものとして検出され
る。第１図の命令カウンタ２２は３ハーフワード
分だけステツプされ、かくて命令バツフアに元々
保持されていた第２命令の「ロード・テスト
（LTR）」命令の位置をスキツプする。 第１図に図示された実行ユニツト１３のマイク
ロプログラム式制御部１５は適正にプログラムさ
れており、擬似OPコードC8はこのマイクロプロ
グラムをアクセスすることができる。このマイク
ロプログラムは元の「ロード（Ｌ）」命令によつ
てアドレスされるオペランドのために主記憶１０
をアクセスし、これを汎用レジスタ〓５に記憶
し、符号をサンプルし、そして条件コードをセツ
トする。最後の２ステツプは「ロード・テスト
（LTR）」命令によつて元々遂行されていたもの
である。 本発明が有する処の重要な利点は、種々の命令
オーバラツプ方式によつては達成できない。かか
る命令オーバラツプ方式によつて得られる性能
は、“アドレス発生インタロツク”が生ずること
によつて低下することになるからである。この
“アドレス発生インタロツク”が生ずるのは、所
与の命令によつて変更されるような汎用レジスタ
が後続命令によつて指標又は基底レジスタとして
使用される場合である。本発明は、このような
“アドレス発生インタロツク”によつて妨害を受
けない。ここで注意すべきは、命令オーバラツプ
方式と本発明は相いれぬものではなく、両者は同
一のプロセツサで実施しうるということである。 “アドレス発生インタロツク”の問題は、以下
の代表的な命令対の例に見出される。 〓11 Ｌ ５，４（２，９）引数のアドレスをピツ
ク・アツプ 〓12 Ｌ ５，０（０，５）引数の値をピツク・ア
ツプ これらの２命令は“ロード使用”対と呼ばれ
る。というのは、命令〓11は汎用レジスタ〓５に
ロードし、そして命令〓12は有効アドレスを計算
するために汎用レジスタ〓５を使用するからであ
る。有効アドレスは、当該命令の変移D2フイー
ルドと、ゼロを除く指標X2フイールドによつて
指定された汎用レジスタの内容と、ゼロを除く基
底B2フイールドによつて指定された汎用レジス
タの内容との和である。これらの加算は、プロセ
ツサ中の３入力加算器によつて遂行される。オー
バラツプされた命令実行を行なうプロセツサで
は、命令〓11及び命令〓12の如き命令対は“アド
レス発生インタロツク”による遅延をこうむる。
汎用レジスタ〓５は、加算器が命令〓12のための
アドレス計算を遂行しうる前に、有効でなければ
ならない。命令〓11及び〓12のために示された前
記の値については、命令〓12の変位D2フイール
ド及び指標X2フイールドがともにゼロであると
いう理由で、有効アドレスは命令〓11によつて取
出されるワードと同じになる。第２の「ロード
（Ｌ）」命令における基底アドレスのために使用さ
れる汎用レジスタは、該アドレスが指標X2フイ
ールド又は変位D2フイールドによつて修正され
なければ、第１の「ロード（Ｌ）」命令によつて
ロードされる汎用レジスタと同じものである。命
令シーケンス検出器２７はこのような状況を検出
し、これを有利に使用することができる。ともに
「ロード（Ｌ）」命令である命令〓11及び〓12の対
は、置換命令の擬似OPコード「間接ロード」に
よつて置換される。この擬似OPコードは実行ユ
ニツト１３の制御部１５からマイクロプログラム
をアクセスし、かくて第１図の高速バツフア１１
に２重取出しを行なわしめる。即ち、第１の「ロ
ード（Ｌ）」命令によつてアドレスされた第１ワ
ードを取出し、そしてこのワードを第２の「ロー
ド（Ｌ）」命令によつて要求された第２取出しの
アドレスとして直ちに使用するのである。 第６図はかかる機能の論理を示し、これは「間
接ロード」を指示する処の擬似OPコードを有す
る置換命令を作成するためのものである。第１の
「ロード（Ｌ）」命令のOPコード・フイールド５
４は、該命令のR1フイールド５５によつて指示
された汎用レジスタが主記憶アドレスからのオペ
ランドを受取ることを示す。この主記憶アドレス
は、B2フイールド５６によつて指示された汎用
レジスタの内容と、X2フイールド５７によつて
指定された汎用レジスタの内容と、D2フイール
ド５８とを加算することによつて発生される。第
２の「ロード（Ｌ）」命令のOPコード・フイール
ド５９は、R1フイールド６０によつて指定され
た汎用レジスタが主記憶アドレスからのオペラン
ドを受取ることを示す。この主記憶アドレスは、
X2フイールド６１によつて指定された汎用レジ
スタの内容と、B2フイールド６２によつて指定
された汎用レジスタの内容と、D2フイールド６
３とを加算することによつて発生される。 命令シーケンス検出器２７の検査論理は、シー
ケンスをなす第１及び第２の「ロード（Ｌ）」命
令を検出するためのOPコード・マスク６４及び
６５を含む。「間接ロード」シーケンスを検出す
るための他の条件はゼロ検出論理６６によつて与
えられ、該論理は第２の「ロード（Ｌ）」命令に
対するアドレス発生段階がB2フイールド６２に
よつて指定された汎用レジスタの内容（基底アド
レス）だけを必要とするということを決定する。
最後の条件は一致論理６７によつて与えられ、該
論理はフイールド５５，６０及び６２によつて指
定された汎用レジスタが同じであるということを
決定する。これらのすべての条件が満足された場
合、AND回路６８は出力信号６９を供給するこ
とにより、予定シーケンスの命令が検出されたこ
とを示す。この出力信号６９に応答して、“間接
ロード”発生器７０は擬似OPコードを線７１を
介してOPコード・フイールド５４へ転送し、か
くて置換命令である「間接ロード」命令を作成す
る。即ち、「間接ロード」命令の擬似OPコードが
第１の「ロード（Ｌ）」命令のOPコード・フイー
ルド５４へ転送されるのである。 IBMシステム／370の命令形式は、４ハーフワ
ードの命令形式を指定するようなOPコードを含
んでいない。従つて、置換命令である「間接ロー
ド」命令の擬似OPコードは２ハーフワードの命
令を指示するように符号化されるので、命令カウ
ンタ２２は第２の「ロード（Ｌ）」命令のOPコー
ド・フイールド５９をアクセスすべく２ハーフワ
ード分だけインクレメントされる。また、第２の
「ロード（Ｌ）」命令の実行を防止するため、置換
命令発生器２８は“条件ブランチ”発生器７２を
含み、該手段は出力信号６９に応答して第２のロ
ード命令に対する置換命令を線７３を介して転送
する。望まれる結果は、実行ユニツト１３によつ
ていかなる機能も遂行されないように“ノー・オ
ペレーシヨン”を指示することである。IBMシ
ステム／370の「条件ブランチ（BCR）」命令に
16進数00（オール・ゼロ）のマスクを与えると、
これはシステム／370のすべてのプロセツサによ
つてノー・オペレーシヨン命令として解釈され
る。かくて、第２の「ロード（Ｌ）」命令はこの
ような「条件ブランチ（BCR）」命令によつて置
換される。 ここで、次のような命令対につてい考えること
にする。 〓21 Ｌ ５，６（７，８） 目標のアドレス
をピツク・アツプ 〓22 BCR Ｆ、５ 目標への無条件ブランチ この命令対は前記の命令対〓11及び〓12の対に
似ている。この命令対もまた“アドレス発生イン
タロツク”による遅延をこうむる。「条件ブラン
チ（BCR）」命令である命令〓22はアドレス計算
を行なわないけれども、該命令は汎用レジスタ〓
５が有効になるまで第１図の高速バツフア１１へ
取出要求を送ることができない。また、この命令
のマスクは“Ｆ”（オール１）であるから、常に
ブランチが行なわれる。命令取出しは、条件コー
ドとは関係なく、「ロード（Ｌ）」命令である命令
〓21によつて取出されたアドレスについて行なわ
れる。これは前記した間接アドレツシングの変形
である。命令シーケンス検出器２７はこの状況を
認識し、命令〓21及び〓22の対を擬似OPコード
「ロード・ブランチ」で置換する。つまり、第１
の「ロード（Ｌ）」命令によつてアクセスされた
データは直ちに新しい命令をアクセスするための
主記憶アドレスとして使用され、そして第１図の
命令カウンタ２２に記憶されるのである。 第７図は命令シーケンス検出器２７の論理を示
す。この論理は予定シーケンスの命令を検出し、
「ロード・ブランチ」置換命令を指示する擬似OP
コードを発生し、これを線７４を介して該シーケ
ンス中にある第１の「ロード（Ｌ）」命令のOPコ
ード・フイールド７５へ転送する。AND回路７
６は出力信号７７を供給して“ロード・ブラン
チ”発生器７８を付能化する。AND回路７６は、
OPコード・マスク７９及び８０、「条件ブランチ
（BCR）」命令のマスク・フイールド８２が16進
数Ｆ（オール１）であることを示すマスク論理８
１、汎用レジスタを指定するR1フイールド８４
及びR2フイールド８５が等しいことを示す一致
論理８３からの出力をそれぞれ受取る。 前記した３種類の命令シーケンスは過去に書か
れたプログラムで出現する頻度が高いものであ
り、そして前述の論理はこれらの命令シーケンス
を命令バツフア機構内で検出するのに適してい
る。前記命令シーケンスのいずれかが出現したと
きに出力信号を発生し、これに応じて当該シーケ
ンスの第１命令に対する置換命令を発生してその
実行を開始することにより、以前には当該命令シ
ーケンスの全体で達成されていた機能を１つの命
令だけで行なうことができる。もちろん、出現頻
度の高い他の命令シーケンスもありうるが、これ
らの命令シーケンスを前記と同様の論理で検査し
て他の置換命令を作成しうることは当業者にとつ
ては明らかであろう。このことは３以上の命令か
ら成るシーケンスについても同様である。
【図面の簡単な説明】
第１図はデータ処理システムの主要な機能ユニ
ツトを示すブロツク図、第２図は既存の命令バツ
フア機構に設けられた本発明の命令シーケンス検
出器及び置換命令発生器の接続様式を示すブロツ
ク図、第３図は他の形式の命令バツフア機構に設
けられた本発明の命令シーケンス検出器及び置換
命令発生器の接続様式を示すブロツク図、第４図
は他の形式の命令バツフア機構に設けられた本発
明の命令シーケンス検出器及び置換命令発生器の
接続様式を示すブロツク図、第５図は予定の命令
シーケンスを検出して「ロード・テスト」置換命
令を発生するような本発明の命令シーケンス検出
器の論理を示すブロツク図、第６図は他の予定の
命令シーケンスを検出して「間接ロード」置換命
令を発生するような本発明の命令シーケンス検出
器の論理を示すブロツク図、第７図は他の予定の
命令シーケンスを検出して「ロード・ブランチ」
置換命令を発生するような本発明の命令シーケン
ス検出器の論理を示すブロツク図である。 １０……プログラム／データ記憶、１１……高
速バツフア、１２……命令取出／解読ユニツト、
１３……実行ユニツト、１４……オペレーシヨ
ン・レジスタ、１５……制御部、１８〜２０……
命令バツフア・レジスタ、２２……命令カウン
タ、２４……命令レジスタ、２５……記憶バス、
２６……シーケンス選択器、２７……命令シーケ
ンス検出器、２８……置換命令発生器。

Claims (1)

  1. 【特許請求の範囲】 １ 主記憶から取出された複数の命令を記憶する
    命令バツフアを含み、実行ユニツトへ命令を順次
    に転送してその実行を行わしめるデータ処理シス
    テムにおける命令ユニツトであつて： 前記命令バツフアへ接続され、該命令バツフア
    に記憶されたｎ個の順次命令のOPコード・フイ
    ールドを所定のOPコードと比較する第１比較手
    段及び該順次命令の汎用レジスタ指定フイールド
    を互いに比較する第２比較手段を含む命令シーケ
    ンス検出手段と、 前記第１比較手段及び前記第２比較手段で同時
    に一致が検出された場合に前記ｎ個の順次命令が
    予定の命令シーケンスに該当することを示す出力
    信号を供給するための信号手段と、 前記信号手段へ接続され、該信号手段からの前
    記出力信号に応答して前記ｎ個の順次命令におけ
    る最初の命令を、該順次命令が要求するすべての
    機能を遂行するための擬似OPコードを含む置換
    命令に修正して前記実行ユニツトへ転送すると共
    に前記順次命令の残りが前記実行ユニツトで実行
    されないようにするための置換命令発生手段とを
    備えてなる命令処理ユニツト。
JP57112613A 1981-07-27 1982-07-01 命令処理ユニツト Granted JPS5818754A (ja)

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