JPS6340073B2 - - Google Patents
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- Publication number
- JPS6340073B2 JPS6340073B2 JP54058331A JP5833179A JPS6340073B2 JP S6340073 B2 JPS6340073 B2 JP S6340073B2 JP 54058331 A JP54058331 A JP 54058331A JP 5833179 A JP5833179 A JP 5833179A JP S6340073 B2 JPS6340073 B2 JP S6340073B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- slice level
- image signal
- black
- Prior art date
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- Expired
Links
- 239000007787 solid Substances 0.000 claims description 8
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/403—Discrimination between the two tones in the picture signal of a two-tone original
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】
本発明はフアクシミリにおける画信号の２値化
回路に関し、特に色地（ハーフトーン）に書かれ
たハーフトーンの文字等により構成された原稿の
画信号の黒白判別を簡単な回路で自動的に行う回
路を提供しようとするものである。
回路に関し、特に色地（ハーフトーン）に書かれ
たハーフトーンの文字等により構成された原稿の
画信号の黒白判別を簡単な回路で自動的に行う回
路を提供しようとするものである。
以下、本発明に係る回路の詳細を図面に基づい
て説明する。
て説明する。
第１図において、原稿から読取られた画信号は
自動利得制御装置１を経た後、分岐されて比較器
２およびスライスレベル決定回路３へそれぞれ供
給され、スライスレベル決定回路３より出力され
るスライスレベル信号Ｌ２と自動利得制御装置１
からの画信号Ｌ１とが上記比較器２において互い
に比較され、黒または白を示す２値信号Ｌ３とし
て出力される。
自動利得制御装置１を経た後、分岐されて比較器
２およびスライスレベル決定回路３へそれぞれ供
給され、スライスレベル決定回路３より出力され
るスライスレベル信号Ｌ２と自動利得制御装置１
からの画信号Ｌ１とが上記比較器２において互い
に比較され、黒または白を示す２値信号Ｌ３とし
て出力される。
上記したスライスレベル決定回路３は例えば第
２図に示す如き回路で構成される。即ち、抵抗値
が１：Ｋ（０＜Ｋ＜１）の抵抗Ｒ１，Ｒ２と演算
増幅器４とからなる増幅回路６、ダイオード５か
らなるクリツプ回路、および積分回路７によつて
スライスレベル決定回路３が構成される。
２図に示す如き回路で構成される。即ち、抵抗値
が１：Ｋ（０＜Ｋ＜１）の抵抗Ｒ１，Ｒ２と演算
増幅器４とからなる増幅回路６、ダイオード５か
らなるクリツプ回路、および積分回路７によつて
スライスレベル決定回路３が構成される。
従つて、今第３図イの如き画信号Ｌ１がスライ
スレベル決定回路３に入力されると、増幅回路６
によつてＫ倍に増幅された後、ダイオード５によ
つて設定値Vrefでベースクリツプされ第３図ロ
に示す如き信号Ｌ１′となる。次いでこの信号Ｌ
１′は積分回路７によつて平滑され、第３図ハに
示すスライスレベル信号Ｌ２となつて比較器２へ
入力される。従つてこのスライスレベル信号Ｌ２
と画信号Ｌ１とが比較器２で比較されて画信号の
白または黒が判定され、第３図ニに示す２値信号
Ｌ３が得られる。
スレベル決定回路３に入力されると、増幅回路６
によつてＫ倍に増幅された後、ダイオード５によ
つて設定値Vrefでベースクリツプされ第３図ロ
に示す如き信号Ｌ１′となる。次いでこの信号Ｌ
１′は積分回路７によつて平滑され、第３図ハに
示すスライスレベル信号Ｌ２となつて比較器２へ
入力される。従つてこのスライスレベル信号Ｌ２
と画信号Ｌ１とが比較器２で比較されて画信号の
白または黒が判定され、第３図ニに示す２値信号
Ｌ３が得られる。
即ち、第３図イにおいてＰ１部は薄いハーフト
ーン地に書かれた文字で、Ｐ２およびＰ４部はＰ
１部より濃い色地に書かれた文字、Ｐ３部は黒ベ
タ部であるとすると、画信号Ｌ１は２値信号Ｌ３
に変換されて伝送されるため、受信側においては
Ｐ１，Ｐ２，Ｐ４部では白地に黒の文字が鮮明に
描かれ、Ｐ３部は黒に描かれることになる。前記
クリツプ回路はスライスレベル信号Ｌ２における
Ｐ３部の信号部分を設定値Vrefまで引上げるこ
とにより、この信号部分が元の画信号のＰ３部の
信号部分より高くなるようにするためのものであ
る。即ち、スライスレベル信号は１より小さい増
幅率Ｋで増幅されるため、上記設定値Vrefによ
るクリツプが行われない場合、Ｐ３部が黒ベタ部
であるのに関わらず比較器２では白地と判定して
しまう。クリツプ回路はこのような問題を防止す
るものである。
ーン地に書かれた文字で、Ｐ２およびＰ４部はＰ
１部より濃い色地に書かれた文字、Ｐ３部は黒ベ
タ部であるとすると、画信号Ｌ１は２値信号Ｌ３
に変換されて伝送されるため、受信側においては
Ｐ１，Ｐ２，Ｐ４部では白地に黒の文字が鮮明に
描かれ、Ｐ３部は黒に描かれることになる。前記
クリツプ回路はスライスレベル信号Ｌ２における
Ｐ３部の信号部分を設定値Vrefまで引上げるこ
とにより、この信号部分が元の画信号のＰ３部の
信号部分より高くなるようにするためのものであ
る。即ち、スライスレベル信号は１より小さい増
幅率Ｋで増幅されるため、上記設定値Vrefによ
るクリツプが行われない場合、Ｐ３部が黒ベタ部
であるのに関わらず比較器２では白地と判定して
しまう。クリツプ回路はこのような問題を防止す
るものである。
上記スライスレベル信号Ｌ２を第５図を用いて
更に明瞭に説明すると、同図中、縦軸Snには第
１図の比較器２の入力に相当する値をとり、横軸
Vnは第１図の自動利得制御回路１から出力され
た画信号レベル値をとつたもので、 Ｌ１は第１図の自動利得制御回路１から出力さ
れた画信号を参考の為に示し、Ｌ２は第１図のス
ライスレベル決定回路３から出力されたスライス
レベル信号を示している。
更に明瞭に説明すると、同図中、縦軸Snには第
１図の比較器２の入力に相当する値をとり、横軸
Vnは第１図の自動利得制御回路１から出力され
た画信号レベル値をとつたもので、 Ｌ１は第１図の自動利得制御回路１から出力さ
れた画信号を参考の為に示し、Ｌ２は第１図のス
ライスレベル決定回路３から出力されたスライス
レベル信号を示している。
上述したようにスライスレベル信号Ｌ２は増幅
回路６によつてＫ倍（０＜Ｋ＜１）に増幅された
後、設定値Ｖ refでクリツプされているもので、
第５図のスライスレベルの最大値VS maxからス
ライスレベル最小値VS min（VS min＝０）の範
囲でレベル設定したのち、設定値Ｖ refでクリ
ツプ（設定値レベル以下は足切り）したものをス
ライスレベルＬ２としている。なお、Ｖ max
は入力画信号レベルの最大値である。
回路６によつてＫ倍（０＜Ｋ＜１）に増幅された
後、設定値Ｖ refでクリツプされているもので、
第５図のスライスレベルの最大値VS maxからス
ライスレベル最小値VS min（VS min＝０）の範
囲でレベル設定したのち、設定値Ｖ refでクリ
ツプ（設定値レベル以下は足切り）したものをス
ライスレベルＬ２としている。なお、Ｖ max
は入力画信号レベルの最大値である。
従つて第３図イおよび第３図ハにおいて、例え
ばビデオ信号Ｖ１、スライスレベルＳ１とし、
S1＝0.8×V1の比率だとすると、S2＝0.8×V2に
なり、またスライスレベル信号Ｌ２の最少値VS
minは結局、上記クリツプされた設定値Ｖ ref
になる。
ばビデオ信号Ｖ１、スライスレベルＳ１とし、
S1＝0.8×V1の比率だとすると、S2＝0.8×V2に
なり、またスライスレベル信号Ｌ２の最少値VS
minは結局、上記クリツプされた設定値Ｖ ref
になる。
なお、スライスレベル決定回路の他の実施例と
して第４図に示すような回路を用いることもでき
る。この場合、R4／（R3＋R4）＝Ｋとする。
して第４図に示すような回路を用いることもでき
る。この場合、R4／（R3＋R4）＝Ｋとする。
以上説明したように、本発明によれば画信号を
１より小さい増幅率Ｋで増幅し積分することによ
つてスライスレベル信号を得るので、ハーフトー
ン地に描かれた原稿の黒白判別を行うことができ
る。また本発明では黒ベタ部に相当するスライス
レベル信号部分を元の画信号の黒ベタ部の信号部
分より高い電位でクリツプするようにしたので、
画信号の黒ベタ部を誤つて白と判定してしまうお
それがないという利点がある。
１より小さい増幅率Ｋで増幅し積分することによ
つてスライスレベル信号を得るので、ハーフトー
ン地に描かれた原稿の黒白判別を行うことができ
る。また本発明では黒ベタ部に相当するスライス
レベル信号部分を元の画信号の黒ベタ部の信号部
分より高い電位でクリツプするようにしたので、
画信号の黒ベタ部を誤つて白と判定してしまうお
それがないという利点がある。
即ち、本発明では、ビデオ信号Vnに対するス
ライスレベルSnの比率（濃度比）は常時一定に
キープ（但し、スライスレベルSnが設定値Vref
にクリツプされるまで）されるから、誤つて雑音
を拾うことがない。即ち背景の明るさに対して一
定のレベルの差がないと黒に判定されずに常に鮮
明な画像を得る事ができる。また黒ベタ部はクリ
ツプされたスライスレベルSnにより黒信号と判
定できる。画信号中に雑音が混入していた場合に
も上記増幅率とクリツプの電位レベルとを適度に
設定しておくことにより、該雑音を黒信号と判定
したり黒ベタ部を白と判定してしまうことはな
い。
ライスレベルSnの比率（濃度比）は常時一定に
キープ（但し、スライスレベルSnが設定値Vref
にクリツプされるまで）されるから、誤つて雑音
を拾うことがない。即ち背景の明るさに対して一
定のレベルの差がないと黒に判定されずに常に鮮
明な画像を得る事ができる。また黒ベタ部はクリ
ツプされたスライスレベルSnにより黒信号と判
定できる。画信号中に雑音が混入していた場合に
も上記増幅率とクリツプの電位レベルとを適度に
設定しておくことにより、該雑音を黒信号と判定
したり黒ベタ部を白と判定してしまうことはな
い。
第１図は本発明に係る２値化回路のブロツク
図、第２図はスライスレベル決定回路の構成を示
す回路図、第３図は本発明回路の各位置における
信号波形を示す図、第４図はスライスレベル決定
回路の他の例を示す回路図、第５図は画信号とス
ライスレベル信号を例示したグラフである。 ２…比較器、３…スライスレベル決定回路、５
…ダイオード、６…増幅回路、７…積分回路、Ｌ
１…画信号、Ｌ２…スライスレベル信号、Ｌ３…
２値信号。
図、第２図はスライスレベル決定回路の構成を示
す回路図、第３図は本発明回路の各位置における
信号波形を示す図、第４図はスライスレベル決定
回路の他の例を示す回路図、第５図は画信号とス
ライスレベル信号を例示したグラフである。 ２…比較器、３…スライスレベル決定回路、５
…ダイオード、６…増幅回路、７…積分回路、Ｌ
１…画信号、Ｌ２…スライスレベル信号、Ｌ３…
２値信号。
Claims (1)
- １ 原稿の画信号を比較器に入力すると共に該画
信号をスライスレベル決定回路に供給してスライ
レベル信号に変換した後上記比較器に入力し、該
比較器が両入力を比較して白または黒を示す２値
信号を出力するようにした２値化回路であつて、
上記スライスレベル決定回路が、０＜Ｋ＜１なる
増幅率Ｋを有する増幅回路と、該増幅回路の出力
信号を元の画信号における黒ベタ部より高い電位
でクリツプするクリツプ回路と、積分回路とを具
えていることを特徴とするフアクシミリにおける
２値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5833179A JPS55149570A (en) | 1979-05-11 | 1979-05-11 | Binary circuit in facsimile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5833179A JPS55149570A (en) | 1979-05-11 | 1979-05-11 | Binary circuit in facsimile |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55149570A JPS55149570A (en) | 1980-11-20 |
| JPS6340073B2 true JPS6340073B2 (ja) | 1988-08-09 |
Family
ID=13081313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5833179A Granted JPS55149570A (en) | 1979-05-11 | 1979-05-11 | Binary circuit in facsimile |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55149570A (ja) |
-
1979
- 1979-05-11 JP JP5833179A patent/JPS55149570A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55149570A (en) | 1980-11-20 |
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