JPS6340482A - 垂直同期信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はフィールドメモリを用いた映像信号処理装置に
使用できる垂直同期信号発生回路に関するものである。

従来の技術 近年、垂直同期信号発生回路は、テレビジョン受像機、
ビデオテープレコーダなど種々の映像信号処理装置に設
けられているが、垂直同期信号が水平同期信号とは周波
数が異なることを利用し、複合同期信号から垂直同期信
号をアナログ的に分離するのが一般的であった。

第４図はかかる従来の垂直同期信号発生回路の一例を示
す回路図であって、３１は低域フィルタ、２９はレベル
検出器、２６．２７は抵抗、２６゜２８はコンデンサ、
３２は入力端子、３ｏは出力端子である。第５図は第４
図の各部の信号を示す波形図であって第４図に対応する
信号には同一符号を付けである。

この従来技術の動作を第４図、第５図によシ説明する。

入力端子３２からは、水Ｅ’ＩＺ−同期信÷づと垂直同
期信号とからなる複合映像信号氾が低域フィルタ３１に
供給される。低域フィルタ３１−２、例えば抵抗２５．
２７とコンデンサ２６．２８がπ型に接続された回路か
らなって積分作用をなし、適楢な時定数が設定されて複
合同期信号を積分する。その結果、低域フィルタ３１の
出力信号ｍとしては高い周波数の水平同期信号の部分が
充分に抑圧され、低い周波数の垂直同期信号の部分が充
分に高いレベルとなった信号がイ（すられる。、 この出力信号ｍは波形整形の機能を有するレベル検出器
２９に供給される３、レベル検出器２９に予め一定の基
準レベルが設定されており、（ＪＵ給される出力信号ｍ
のレベルが基ｑ！レベル以−にであるときには、出力レ
ベルを高レベルとし、基準レベル未渦であるときにｉ（
］、出力レベルを低レベルとする。したがって、基準レ
ベルを適当な値に設定することにより、出力端子３０に
幅が３Ｈ（ただし、Ｈに水平同期信号の繰り返し同期）
の垂直同期信号ｎが得られる。

発明が解決しようとする問題点 しかしながら上記のような構成では、低域フィルタ３１
の出力信号ｍの垂直同期信号の立ち上がりは、瞬間的で
なく、低域フィルタ３１０時定数で決まる傾斜を有して
いる。このだめに出力信号ｍをレベル検出器２９で波形
整形して得られる垂直同期信号ｎは、複合同期信号の垂
直同期信号よりも、低域フィルタ３１の時定数とレベル
検出器２９で設定されている基準レベルとによって決ま
る時間τ。だけ遅れることになる。

この垂直同期信号を用いて、フィールドメモリを制御す
る場合について説明する。例えばＮ　Ｔ、ＳＣ方式ＴＶ
信号において、１フイールドは２６２．５本の水平走査
線（以下Ｈとする）でありこれをフィールドメモリに書
き込んだ後、垂直同期信号に従ってメモリを読み出すと
１フイールドが２６２．５Ｈなので０．５　Ｈのスキ・
−一が発生してし寸う。そこでフィールドメモリを２６
２Ｈと２６３Ｈに分け、１フレームを５２５Ｈにしてｏ
、ｓ　Ｈのスキュ５べ−１ −を補正しているが、通常の垂直同期信号でメモリを読
み出した場合、映作イ言りの垂直同期期間において０．
５　Ｈ補正を行なう／こめ、読み出された映像信号の垂
直同期期間が１フイールド１びに１Ｈ長短するだめに画
面が上下に揺れる現象（以下■ダンシングという）があ
るという問題点を有していた。

また抵抗、コンデンサの温度特性の影響により複合映像
信号から分前され／Ｃ垂直同期信号の時間遅れτ。にバ
ラツキや変動が生じるという欠点がある。

これらの問題点からモノマルチを用いて垂直同期信号を
移動させ、次の垂直同期期間の手前に来るようにしてメ
モリを制御する方式があるがビデオテープレコーダー（
以下ＶＴＲという）の再生信号にはジッターが含丑れて
いる１垂直間期信号遅れた時のシック−と違うので画面
が不安定になる。

また抵抗とコンデンサを使うだ〆に温度の影響で時定数
のばらつきや変動がおとる等の欠点がある。

本発明は上記問題点に鑑み、複合同期信号の等６ページ 化パルス検出をディジタルで行うようにした垂直同期信
号発生回路を提供するものである。

問題点を解決するだめの手段 上記問題点を解決するために本発明のメモリ制御用垂直
同期信号発生回路は、基準クロック発生回路と、複合映
像信号の同期信号のフロントポーチから同期信号に移る
エツジを検出し、かつ水平同期信号よりも幅が狭い信号
を作る第１のパルス発生回路と、前記映像信号の同期信
号からバックポーチに移るエツジを検出する第２のパル
ス発生回路と、前記第２のパルス発生回路がエツジを検
出した場合に前記基準クロックを用いて設定されたカウ
ンタ値までカウントする第１のカウンタと、前記第１の
パルス発生回路の出力をＡＮＤゲートに入力し、前記Ａ
ＮＤゲートの出力信号によってカウントを開始し設定さ
れたカウンタ値までカウントする第２のカウンタとを備
え、前記第２のカウンタの出力によって垂直同期信号を
得るように構成したものである。

作　　用 ７１・　。

本発明は上記した構成によって、発生した垂直同期信号
をフィールドメモリを使用した映像信号処理装置に用い
ると安定した画像を得ることができることとなる。

実施例 以下本発明の実施例の垂直同期信号発生回路について図
面を参照しながら説明する。

第１図は本発明の実施例の基本的ブロック図を示すもの
である。第１図において、１はノくルス幅伸長回路、７
は複合同期信号の入力端子、８は基準クロック発生回路
、２３は垂直同期信号出力端子、２は立ち上がりエツジ
検出回路、３は立ち下がりエツジ検出回路、４，６は４
ビットバイナリ−カウンタ、５はゲート回路である。

第３図は第１図の各部の信号を示す波形図であって、第
１図に対応する信号には同一符号を付けである。複合映
像信号をパルス幅伸長回路を通すことによって基準クロ
ックの２周期分の幅をもたせる。その信号の立ち上がり
エツジを検出し、か、つ立ち下がりエツジ検出と、前記
立ち下がりエツジ検出回路がエツジを検出したら前記基
準クロックを用いて設定されたカウンタ値捷でカウント
する第１カウンタ４の出力信号と前記立ち上がりエツジ
検出回路の出力信号をＡＮＤゲートに入力し、前記ＡＮ
Ｄゲートからの出力信号によってカウントを開始し、設
定されたカウンタ値までカウントする第２カウンタ６を
備え、前記カウンタ６の出力によってメモリを制御する
だめの垂直同期信号を発生させる回路である。

以上のように構成された垂直同期発生回路について、く
わしく説明するために第２図及び第３図を用いてその動
作を説明する。

第２図は本発明の垂直同期発生回路の具体的実施例を示
す回路図であって、６ｏは複合同期信号入力端子、８は
水平同期信号よりも幅が狭いクロックを発生する基準ク
ロック発生回路、２２はリセット信号入力端子、２３は
垂直同期信号出力端子であり、９，１０，１１，２０は
リセット機能付り型フリップフロップ回路（以下、Ｄ−
ＦＦという）、１２，１３．１５はＡＮＤゲート回路、
９　ヘーノ １４はＯＲゲート回路、２１はＮＡＮＤゲート回路、１
７　、１９　、２４はインバータ回路、１６゜１８は４
ビットバイナリ−カウンタ（以下カウンタという）であ
る。

第３図は第１図と第２図の各部の信号を示す波形図であ
って、第１図、第２図に対応する信号には、同一符号を
付けている。第３図は等化ノ＜ルスを検出することによ
り垂直同期信号を作る波形図である。

第２図において、入力端子２２からリセット信号を１０
．１１．２Ｃ１）Ｄ−ＦＦ、１６．１８（７）カウンタ
と１２のＡＮＤゲート回路に入力することによって初期
値を設定する。複合同期信号をＤ−ＦＦ９に入力し、Ｄ
−ＦＦ９の出力信号をＤ−ＦＦ１０で基準クロックと同
期をかける。

］）−ＦＦ１０で同期をかけた信号を］）−ＦＦ１１で
基準クロックの１周期分シフトする。この反転周期をＤ
−ＦＦ９のリセット端子に入力することにより複合同期
信号は基準クロックの２周期の幅をとる（以下Ａ信号と
する）。Ｄ−ＦＦ１０の出１０ベー、゛ 力信号とＤ−ＦＦ１１の反転出力信号とをＡＮＤゲート
回路１３に入力することにより、基準クロックに同期し
だＡ信号の立ち上がりエツジを検出し第３図のｂに示す
ような波形を得る。またＤ　−ＦＦ１ｏの出力信号とＤ
−ＦＦ１１の反転出力信号とをＯＲゲート回路１４に入
力することにより、入信号より１周期分遅れた立ち下が
りエツジを検出し第３図のＣに示すような反転波形を得
る。

複合同期信号は第３図のａに示したように垂直同期信号
期間とその前後３Ｈ期間（以下等化）くルス期間という
）を合わせた垂直ブランキング期間では水平同期信号の
周期が２分の１になっている。

このため第３図のｅに示すような波形は、第３図の波形
ｄと波形すとのＡＮＤゲート回路１５をとることによっ
て得られる。

まず第３図のｄの波形を説明する前に第２図で使ってい
る４ビツトバイナリカウンタ（以下カウンタという）に
ついて説明する。このカウンタはロード（ＬＯ）に低レ
ベル（以下パＬ＃という）を入力するとカウンタは機能
を停止し、イネーブ１１　パ ル入力（ＥＰ、ＥＴ）のレベルにかかわらず、次のクロ
ックパルスでセットずべき入力データ（Ａ。

Ｂ、Ｃ，Ｄ）と一致したデータが出力（ＱＡ、ＱＢ。

Ｑｃ、ＱＤ）に現われる。ロード入力がクロック（ＣＬ
Ｋ）入力の立ち−にがりコーノジの前にＨレベルになっ
てもカウンタは機能しない。クリア機能は非同期に働き
、クリア入力がＬレベルの時、クロック、ロードまたは
イネーブル入力のレベルに関係なく働く。イネーブル入
力（ＥＰ　、　ＥＴ　）の両方がＨレベルの時カウント
できる。カラントラ行い出力（ＱＡ、ＱＢ、Ｑｃ、ＱＤ
）が全てＨの時にキャリーアウト（Ｃ○）がＨレベルに
なり、イネーブル入力（ＥＰ）がＬレベルになってもキ
ャリ−アラ１４保持されるが、イネーブル入力（ＥＴ）
がＬレベルになるとキャリーアウトば、Ｌレベルになる
。この時カウンタの機能ｄ、停止して出力の値は保持さ
れた１１になり、カウンタの機能が復帰すると保持され
た値からカランｉ・を開始する。

前述した第３図のＣの波形をカウンタ１６のロードに入
力してカウンタを開始する。本実施例においては、基準
クロックパルスヲｓ　、５８ＭＨＺ／１　ｅ（＝２２４
ＫＨｚ）に選んでいるために１０カウント計数すること
によって６３．５μ５（＝１Ｈ）の７０係の４４．７７
１Ｓ　　ごとにキャリーアウトがたちカウンタの機能が
停止して次のロード入力があるまで保持される。しかし
等化パルスではキャリーアラ］・が立つ前にロードにＬ
レベルの信号が入力されるのでキャリーアウトがだたな
いために第３図のｄに示す反転波形を得る。ただし前半
部の等化パルスから垂直同期パルスに変わる時は、１Ｈ
になるためにキャリーアウトがたつ。第３図波形ｄと波
形すとのＡＮＤゲート回路１６をとることにより波形ｅ
が得られる。

次に波形ｅの反転波形をカウンタ１８のロードに入力し
てカウンタ１６と同様に１ｏカウント計数することによ
って０．６　Ｈの区間は波形がＬレベルである。０．５
　Ｈのパルスが終わることによってキャリーアウトが立
ちＨレベルとなる。つまり第３図の波形正になり、垂直
同期信号を発生することができる。Ｄ−ＦＦの２ｏはカ
ウンタ１８のキ１３へ− ヤリ−アウトのひげ防止のために入れている。ただしカ
ウンタ１６のキャリーアウトでひげが出てもＮＡＮＤゲ
ート１５からの出力に影響を与えないために省いている
。

発明の効果 以上のように本発明によれば、複合同期信号から温度変
化の影響を受けることなく、メモリを制御するための垂
直同期信号を実際の垂直同期信号の数Ｈ前に発生させる
ことによりフィールドメモリの０．５　Ｈ補正をその信
号に同期させて行なえ、安定した画面にすることができ
、またディジタル回路で構成されているため、外（＝Ｊ
部品を無くしてゲートアレイに入れることができ、低コ
ストで提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例の基本的ブロック図、第２図は
本発明の実Ｍ！ｊ例の詳細を示すブロック回路図、第３
図は第１図、第２図の各部の信号を示す波形図、第４図
は従来の垂直同期パルス〃「装置の一例を示す回路図、
第６図ｒＹ、第４図の各部の信１４ベーノ 号を示す波形図である。 ２・・・・・・立」ニリエッジ検出回路、３・・・・・
・立下シエッジ検出回路、４，６・・・・・・カウンタ
、５・・・・・・ＡＮＤゲート、９，１０，１１．２０
・・・・・・Ｄ型フリップフロップ回路、１６．１８・
・・・・・４ビットバイナリ−カウンタ。

Claims (1)

【特許請求の範囲】
1. 基準クロック発生回路と、複合映像信号の同期信号のフ
   ロントポーチから同期信号に移るエッジを検出し、かつ
   水平同期信号よりも幅が狭い信号を作る第１のパルス発
   生回路と、前記映像信号の同期信号からバックポーチに
   移るエッジを検出し、かつ水平同期信号よりも幅が狭い
   信号を作る第２のパルス発生回路と、前記第２のパルス
   発生回路がエッジを検出した場合に前記基準クロックを
   用いて設定されたカウンタ値までカウントする第１のカ
   ウンタと、前記第１のパルス発生回路の出力をＡＮＤゲ
   ートに入力し、前記ＡＮＤゲートの出力信号によってカ
   ウントを開始し設定されたカウンタ値までカウントする
   第２のカウンタとを備え、前記第２のカウンタの出力に
   よって垂直同期信号を得るようにしたことを特徴とする
   垂直同期信号発生回路。