JPS60136479A - 垂直帰線消去期間検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は画像信号内の垂直帰線消去期間を検出、１、す
るために、この画像信号内に含捷れており、予１じめ定
められた系列でパルスを具える複合同期信号を受け取る
手段と、順次のパルス間の時間間隔が予じめ定められた
時間しきい値に達しない時出力信号に変化を与える手段
とを具備するパルス間・隔検吊器と、上記出力信号を受
け取り、これに応答して垂直同期信号を生ずるパルス整
形段とを具える垂直帰線消去期間検出回路に関するもの
である。

画像信号、例えば、テレビジョン信号は一般に１・・複
数個のタイプのパルス状の同期信号を含み、これらの同
期信号が互ＶＣ重ね合わされると共に画像情報を担う信
号上に重畳され、画像信号を形成している。そして全て
の重ね合わされた同期信号の全体を複合同期信号と称し
、ライン同期パルス　１゜（水平パルスとも呼ぶ）とフ
ィールド同期パルス（垂直パルスとも呼ぶ）とから成っ
ている。水平パルスは画像信号の２個のライン間の変り
目に挿入される。これに対し２個のフィールド間の変り
目では通常複数個の垂直パルスが生ずる。而して２．。

その正確な数は画像信号の伝送方式に依存する。１垂直
パルスの直前と直後には予じめ定められた数の等化パル
スが存在する。これらは夫々ブリ等化パルス及びポスト
等化パルスと呼ばれ、水平及び垂直パルスよりも著しく
侠い。

米国特許第４，２５８，８８９号は複合同期信号から垂
直同期信号を再生する回路を開示しているが、この回路
は単安定マルチバイブレータ及びＤフリップフロップを
具備するパルス間隔試験回路と、単安定マルチバイブレ
ータを具備する信号整形回ＩＬ回路とを具えている。そ
してパルス間隔試験回路の前段に単安定マルチバイブレ
ータ及びＤフリップフロップを具備するパルス幅試験回
路を具えている。このパルス幅試験回路は自分に加えら
れた複合同期信号の全てのパルスをサンプリングし、サ
ー−・ンフＩＪングされたパルスの幅が水平パルスの幅
の目標値の１に達しない時信号を出す。この信号はパル
ス間隔試験回ｖ４に加えられ、そこで複合同期信号を検
青して、半ライン期間の終りにおいて別のパルスが生ず
るか否かをチェックする。生ずる２、１場合は、パルス
間隔試験回路のＤフリツブフロラ１プが状態を変え、そ
の結果信号整形回路の単安定マルチバイブレータが・駆
動され、回路で再生された垂直同期信号を構成するパル
スを出力する。

しかし、この従来技術の回路ではチェックすべ・きパル
スの幅と間隔を例外なく単安定マルチバイブレータから
取り出されるパルス状の信号と比較するが、このような
マルチバイブレータは、機能の点では、基本的にアナロ
グ回路であり、大幅に温度に依存する。またこの従来技
術の回路では単１１・安’Ｓマルチバイブレータにより
決まる複数個の時間間隔が連なるため、マルチバイブレ
ータの誤差が許容できない程累積し、誤動作を引き起す
ことがある。この結果この回路は非常に慎重に調整する
必要がある。加えて、単安定マルチパイブレー１りの時
定数を定めるために何時もコンデンサが必要となるが、
このためこの回路は半導体チップ上に集積できないか、
できても高いコストと設計の努力が必要となる。着たこ
の従来技術の回路で生ずる垂直同期信号は時間の点で複
合同期信号の垂、１直パルスと一致しない。

本発明の目的はコンデンサを含まず、調整を必要とせず
、それでいて出力垂直同期信号の時間位ｆがほぼ正確に
垂直パルスの時間位置と一致する冒頭に述べたタイプの
回路を提供するにある。　゛この目的を達成するため本
発明によれば上述した種頽の回路において、パルス間隔
検出諸にこれに加えられる周期的なりロック信号の周期
の予じめ定められた倍数から時間しきい値を形成する手
段を設け、パルス整形手段にパルス間隔検出請の１０出
力信号の変化が生じた後襟合同期信号のパルス系列内の
予じめ定められたパルスが生起した時垂直同期信号を形
成する手段を設けたことを特徴とする。

このような本発明は、誤差は複合同期信号から１・垂直
同期信号を発生させる時に生ずるもので、特に複合同期
信号をこれと独立に生ずる時間標準、例えば、単安定マ
ルチバイブレータで生スルパルスの長さと比較すること
によるものであることを１識した上でなされたものであ
る。仙方、垂直向！４期信号は時間の関数として予じめ
定ぬられた形を１有し、従って垂直同期信号は泊ちに且
つ時間遅延なく垂直パルス自体から取り出せる。そして
この場合は複合同期信号自体が垂直同期信号を発生させ
るための時間標醜となる。

本発明に係る回路ではパルス間隔の検出、特に垂直パル
スの生起をタイムリーに検出するために独立に発生する
時間標準は唯一つしか用いず、複合同期信号内の順次の
パルス間の時間間隔は周波数が安定なりロック信号から
取り出される時間し１．。

ぎい値と比較する。このようなりロック信号は本発明に
係る同時が使用される範囲内の凡ゆるタイプの画像信号
処理回路で手に入る。それ数本発明に係る回路ではパル
ス間隔を検出するための時間標準を取り出すことが簡単
で、正確である。複合１同期信号内の小さなパルス間隔
をこのようにして検出した後、この中に含まれるパルス
の系列から所定のパルスを選釈し、垂（Ｋ同期信号を生
ずる。

この結果この複合同期信号を直接時間標準として用いる
。

複合同期信号のパルス間の時間間隔が正規のう゛イン期
間と比較して本来の距離の半分となることが、例えば、
ＰＡＬ又はＮＴＳＯ方式に係る画像信号内でブリ等化パ
ルス列が開始したことを示す。本発明は、例えば、ＰＡ
Ｌ又はＮＴＳＯ方式で、正確に　−゛定まるブリ等化パ
ルス、垂直パルス及びポスト等化パルスの系列を有利に
利用するものである。同じことがパルスを含む全ての（
画ｇＡ）信号にあてはまる。そしてこれらの信号の場合
他のパルス間の時間間隔と比較して、時間間隔が短かく
なって１・・いるパルス列を検出し、このパルス列に対
し正確に定められた時間位置をとる（垂直同期）信号を
発生させねばならない。しかし、所定のパルス、例えば
、第１の垂直パルスは予じめ定められたパルス列内で何
時も同じ位置に生ずるから、第１のドブＩＪ　ｅ化パル
スが検出された後、発生させるべき垂直同期信号の開始
を、例えば、パルス系列の予じめ定められたパルスの開
始と共にスタートさせ、こ（ｎｚ＜ルス系列の別の予じ
め定められたパルスの終了と共に終了させれば十分で、
複合同期信号か・・・らのどちらのタイプのパルスが含
まれているかを゛再度調べる必要はない。このようにし
て、発生させるべき垂直同期信号は、いくらかのゲート
遅延時間以外−切の遅延を伴なわずに再生できる。この
結果、本発明回路は画像信号と、例えば、画像信号のデ
ィジタル処理のためにそこに含まれている複合同期信号
とを実時間で処理するために利用できる。

本発明の一実施例はパルス整形段に複合同期信号内のパ
ルスを計数するだめの第１の計数装置を１・・設けたこ
とを特徴とする。これは予じめ定められた系列内の個々
のパルスを識別するための非常にシンプルな方法を与え
る。

本発明のもう一つの実施例はパルス間隔検出器の出力信
号内に変化が生じた時第１の計数装置が１イネーブルさ
れることを特徴とする。パルス間隔検出器の出力信号が
変化しない時は第１のカウンタを閉基する。こうすれば
第１０カウンタがフィールドの持続時間中に複合量・期
信号内のその時入来する水平パルスを計数し、その結果
カウンタが制。

御されない状態にされるのを防げる。パルス間隔Ｉ検出
器の出力信号内に変化が生じない時は第１のカウンタを
初期位置にリセットするようにすると好適である。

本発明の更にもう一つの実施例は第１の計数装ｊｆが２
個の計数位置の間で垂直同期信号を生ずるように構成し
たことを特徴とする。垂直同期信号は第１の計数位置に
達した時スタートし、第２の計数位置に達した時終了す
る。このようにすると、垂直同期信号は直接複合同期信
号内のパルスによ卜１り生じ、これらのパルスに対し極
く僅かしか遅延させられておらず、この遅延は（第１の
）カウンタの内部信号遅延時間にしか達しない。

本発明の唄にもう一つの好適な実癩例はパルス間隔検出
四にクロック信号の周期を計数し、時間１・しきい値に
対応する予じめ定められた計数位置を越えた時信号変化
を出力する第２の計数装置を設けたことを特徴とする。

カウンタを用いれば、時間間隔はクロック信号の一周期
の持続時間の予じめ定められた整数倍ｆ対応させればク
ロック信号４．。

から簡単で正確な態様で取り出せる。第２のカウ□ンタ
はそれが与える信号変化がとり得る最高計数位置に達し
た後の桁上げ信号であるようにすると非常にシンプルな
構造にできる。

本発明に係る回路は単安定マルチバイブレータ”を含ま
ず、簡単な構造をしており、半導体チップ上に容易に集
積化できる。そして全体をディジタル回路要素で形成で
き、それ故、例えば、ディジタルビデオ信号処理回路の
組立体内に納めるのに有利である。

本発明の更にもう一つの実ｍ　ＩＰＪは複合同期信号の
パルスにより第２の計数装置をその初期位置にリセット
するように構成したことを特徴とする。

これは次に複合同期信号の各パルスで初期位置から再び
計数しはじめる。こうすると２個の順次の１パルス間の
時間間隔の新しいチェックが複合同期信号内の各パルス
の生起時に簡単な方法でスタートできる。

本発明の更にもう一つの好適な実施例は初期位置と、画
像信号の少なくとも半ライン期間に達し−・・全ライン
期間を越えない時間間隔の場合に信号変１化を出力する
計数位置との間で第２の計数装置にクロック信号の周期
を与えるように構成したことを特徴とする。例えば、Ｎ
をクロック信号の上記周期の数とし、Ｔを一周期の持続
時間とし、２を″・画像信号のライン期間、即ち、２個
の順次の（水平）パルスの時間間隔とすると、次式が成
立する−Ｚ　＜　ＮＴ　＜　Ｚ このようにするとフィールド時では一全ライン１１・期
…１だけ隔てられて順次の（水平）パルスが互に続く時
、各２個の（水平）パルスの間で第２０カウンタにより
一個の信号が供給される。これと対照的に、ブリ等化パ
ルス、垂直パルス及びポスト等化パルスとを具える期間
のパルス間隔を画像信１５号の半ライン期間とすると、
第２のカウンタは信号を供給しない。蓋し、２個のパル
スの間では対応する計数位置に達しないからである。

本発明の更にもう一つの好適な実施例はノくルス間隔検
出器に更にスイッチング段を設け、これに、１゜第２の
計数装置からの信号変化を与え、これから１パルス間隔
検出器の出力信号の変化を形成するように構成したこと
を特徴とする。こうすると、第２のカウンタの信号変化
が現われない時、このスイッチング段がパルス間隔検出
謂の出力信号変化・を形成し、最后のポスト等化パルス
後第２０カウンタが再び信号を供給する時これを終了す
る。

本発明の更にもう一つの好適な実施例はスイツング段に
第１の双安定要素を設け、その信号入力端子が第２の計
数装置から信号変化を受け取り、１・・スイッチング入
力端子が複合同期信号を受け取り、出力端子が少なくと
も２個のスイッチング段階を具え、複合同期信号の１個
のパルスの開始時に第２の計数装置の信号変化が生じた
時第１のスイッチング段階から第２のスイッチング段階
へ変わる１゜信号を出力するように構成したことを特徴
とする。

この第１の双安定要素は双安定マルチバイブレータの形
態とすると有利で、こうすると簡単で、十分に集積化で
きるディジタル回路部となる。この時パルス間隔検出諸
の出力信号の変化は第１の双、。

安定要素の出力側の信号から取り出される。　１本発明
の更にもう一つの好適な実施例は、複合同期信号圧よる
第１と第２のタイプの順次のフィールドを交互に含む画
像信号に対する冒頭に記載したタイプの回路１ｃ　オい
て、パルス間隔検出誌の一□１個の入力端子がフィール
ドのタイプの特性を示すスイッチング信号を受け取り、
出力信号の時間位置を複合同期信号に適応させるように
構成したことを特徴とする。例えば、ＰＡＬ方式で送ら
れてくる画像信号の場合は、最后の水平パルスと第１１
・・のブリ等化パルスとの間の距離は、第１のタイプの
フィールドでは画像信号の一個のライン周期全部の持続
時間となるが、第２のタイプのフィールドでは半ライン
期間の持続時間しか有しない。そしてこのような複合同
期信号を処理する時は、パトルス間隔検出腑が第１のタ
イプのフィールドでは第１と第２のブリ等化パルス間の
距離を判定し、第２のタイプのフィールドでは最后の水
平パルスと第１のブリ等化パルスとの間の距離を判定す
る。

スイッチング信号はこの差をパルス脩形段が各フ！。

イールドで同じパルスを用いて垂直同期信号を形ｌ成す
る。

この目的で、例えば、本発明の更に好適なもう一つの実
施例はスイッチング信号をスイッチング段に加え、この
スイッチング段がこれに応答して、・パルス間隔検出腑
の出力信号が予じめ定められたブリ等化パルスに対して
時間的にいつも同じ位置に生ずるように切り替わるよう
に構成したことを特徴とする。こうすると第１のカウン
タはいつも複合同期パルスのパルスに対して時間的に正
しい１・・位置にインクリメントされる。

本発明の更にもう一つの好適な実施例によれば、スイッ
チング段に第２の双安定要素を設け、この信号入力端子
が第１の双安定要素の出力端子からの信号を受け取り、
スイッチング入力端子が複合１同期信号を受け取り、セ
ット入力端子がスイッチング信号を受け取り、出力端子
が少なくとも２個のスイッチング状態を具え、複合同期
信号の各最后のパルスの開始時に信号入力端子にある信
号に対応する信号を出力し、スイッチング段にまた　、
１ＡＮＤ機能を有するゲート回路を設け、その入力端１
子を双安定要素の出力端子に接続して出力端子にパルス
間隔検出器の出力信号を形成するように構成したことを
特徴とする。このようにして本発明回路をインプリメン
トすると、簡単にパルス間隔゛・検出器の出力信号が複
合同期信号のパルスに対して時間的にいつも同じ位置に
生ずるようにすることができる。

図面につき本発明の詳細な説明する。

第１図は本発明に係る回路の一実施例を示した１・・も
ので、これはパルス間隔検出器５１とパルス整形段５２
とにより形成されている。パルス間隔検出器５１は（第
２の）カウンタ１１１と、インバー１１１２と、フリッ
プフロップとして作られた舘１及び第２の双安定要素１
１８及び１１４並び１ｊにＮＡ、ＮＤゲートｌ１５によ
り形成されるスイッチング段とを具える。パルス整形段
５２は（第１の）カウンタ８１と、第２のインバータ８
２並びに２個のＡ、ｌＪＤゲート８８及び８４並びにフ
リップフロップ８５により形成されるデコーディング段
とを・・・具える。

パルス間隔検出器５１のカウンタ１１１は計数入力端子
１６を有し、この計数入力端子がクロック信号入力端子
１７に接続されており、これにより周期的なりロック信
号が回路に与えられるよう−になっている。この他に、
カウンタ１１１はリセット入力端子１８を有し、これが
回路の入力端子１９に接続され、複合同期信号を受け取
る。カウンタ１１１は計数入力端子１６に加えられる周
期的なりロック信号のサイクルを計数し、規則的な）・
・時間間隔をおいて、リセット入力端子１８に加えられ
ろ複合同期信号のパルスによりスターティング位ｔＬｌ
ｔＶｃリセットされる。この他に、カウンタ１１１は桁
上げ出力端子２０を有し、カウンタ１１１が計数してい
る時に予じめ定められた計数１位置を越えた時この桁上
げ出力端子２０に桁上げ信号が現われる。

第１図に示した回路の動作モードを説明するために、第
２図及び第８図に、この回路内で生じ、例えば、ＰＡＬ
方式に係る画像信号に関連するいく′つかの信号変化を
示す。他の方式（例えば、ＮＴＳＯ、’ＳＥＣＡＭ）に
係る画像信号についても対応する信号変化が得られる。

第２図は第１のタイプのフィールドの垂１Ｈ帰線消去時
の信号変化を示す。第２図のδはこの時生ずる複合同期
信号を示す。乙の第一２図の８の水平パルスＨは垂直帰
線消去期間の直前に当該フィールド中に牛じ、１ライン
期間毘に隔てられている２個のパルスを示す。この後に
丁度１ライン期間後匠第１のブリ等化ノくルスが続く。

垂直帰線消去期間内では全部で５個のブリ等化パ用ルス
と、５個の垂直パルスと、５個のポスト等化パルスとが
この順序で、互に半うイン期間隔てられて生ずる。第２
図のａではこれらのパルスに１から１５迄の番号を付し
である。第２図のａの複合同期信号が第１図の入力端子
１９に加えられるム・例えば、ｌライン期間の持続時間
が６４μＳであるＰＡＬ方式に係る画像信号では、周波
数が約４．４８　ＭＨである色副搬送波を周期的なりロ
ック信号として用いると好適である。カウンター１１は
この時８位置カウンタとして構成され、従って、。

出力端子２０にはカウンタ１１１が初期位置から１出発
してクロック信号（色副搬送波）の２５６期間計数し終
った時信号変化が生ずる。２５６期間の数をＮとし、約
０．２２６μｓｅｃのクロック信号の一周期の長さをＴ
とした時しきい値ＮＴが約５７．８μ８ｅＱに達する。

これは半ライン期間の値８２μｌ’１８ｃと、全ライン
期間の値６４μｓｅｃとの間にある。

第２図のｂはカウンタ１１１の出力端子２０における信
号を反転したもの、即ち、出力端子２０１・・の次にあ
るインバータ１１Ｂの出力側の信号を示す。信号変化は
２個の水平パルス間の時間間隔、即ち、ライン期間の第
２の半部で生じ、次のパルスがリセット入力端子１８を
介してカウンタ１１１をそのスターティング位置にリセ
ットする１時に終了する。この手続は第１のブリ等化パ
ルスてよりカウンタ１１１がその初期位置にリセットさ
れる時も行なわれる。複合同期信号の各パルスの後で何
時もそうであるが、カウンタ１１１は次にクロック信号
（図示せず）の期間を計数し始め。

る。しかし今度は半ライン期間の後で早くも次の□パル
ス、即ち、第２のブリ等化パルスが到来するから、カウ
ンタ１１１は信号変化を出力端子２０に伝える前に既に
リセットされてしまう。この結果、第２図のｂに示すよ
うに、インバータ１１２の出力側の信号は高レベルにと
どまり、これは最後のポスト等化パルス（第２図の８に
示す垂直帰線消去期間では第１５番目のパルス）の後戻
の水平パルスが再び生じ、■ライン期間の間隔が得られ
る迄続く。

本例では第１のフリップフロップｌｌＢはＤフリップフ
ロップであって、Ｄ入力端子２１と、スイッチング入力
端子２ｚと、出力端子２Ｂとを有する。Ｄフリップフロ
ラ１１１８０機能はＤ入力端子２１の信号を蓄え、スイ
ッチング入力端子　ｌｚ２の信号が立上り轍を有する瞬
時に出力端子２Ｂで利１１」できるよ５にするにある。

フリップフロップ１１８のＤ入力端子２１はインバータ
１１２の出力端子に接続し、スイッチング入力端子２２
は複合同期信号が人ってくる入力端子１９・・・に接続
する。−フィールド中に２個の水平パルス１間の時間間
隔の後半においてカウンタ１１１の出力端子ｚ０に信号
変化が生ずる場合は、インバータ１１２の出力端子は依
然として低電位にある。

船し、カウンタ１１１とインバータ１１２とで信−□号
遅延時間が生ずるからである。これは次のパルスの立上
り縁がスイッチング入力端子２２に既に存在する時でも
そうである。この結果フリップフロップ１１Ｂの出力端
子２Ｂは全フィールド期間、即ち、出力端子２０に信号
が存在する限り低電位１・・にとどまる。

この状態は第２のブリ等化パルスが加えられる迄変わら
ない。蓋し、このブリ等化パルスの立上り縁の時に初め
てフリップフロップ１１８のＤ入力端子２１が高電位に
なるからである。この時フトリップフロツプ１１８の出
力端子２８も高電位となる。第２図のＣはフリップフロ
ップ１１８の出力端子２８の信号変化を示す。信号遅延
時間の効果を説１月するために、信号の立上り縁間の時
間間隔を第２図に拡大して示しである。第１のフリツ１
．。

ブフロツブ１１８の出力端子２８は最后のポスト１等化
パルスを生じた後１ライン期間が完全て過ぎて第１の水
平パルスが生ずる迄高電位に保たれ、それから再び低電
位に変わる。

第１のフリップフロップ１１１３の出力端子２８）から
出る信号は第２のフリップフロップ１１４のＤ入力端子
２４に加えられる。第２のフリップフロップ１１４もＤ
フリップフロップであって、そのスイッチング入力端子
２５は複合同期信号が入ってくる入力端子１９に接続す
る。この結果、とＩＬｌの第２のフリップフロップ１１
４は第１のフリップフロップｌｌＢの出力端子２８から
送られてくる信号の値を蓄える。これは複合同期信号内
に立上り緑が生ずる瞬時にいつも存在し、出力端子２６
から出力される。

この他に、第２のフリップフロップ１１４はセット入力
端子２７を有する。そしてフリップフロップ１１４をセ
ットするために、このセット入力端子２７に加えられる
信号はＤ入力端子に加えられる信号やスイッチング入力
端子２５に加えられ、１゜（２４） る信号に対し優先する。セット入力端子２７は夫□々第
１と第２のタイプのフィールドの特性であるスイッチン
グ信号が加えられる回路の入力端子２８に接続する。第
１のタイプのフィールドに伴なう垂直帰線消去期間の場
合はこのスイッチング信号は・高電位にあり、第２のタ
イプのフィールドに伴なう垂直帰線消去期間の場合は低
電位にある。セット入力端子２７が高電位にある場合は
第２のフリップフロップ１１４の出力端子２６に高電位
が現われ、他方セット入力端子２７が低電位にある場ｌ
・・合は出力端子２６の電位は入力端子２４．２５の信
号系列により決まる。

第２図のｄは第１のタイプのフィールドの場合のスイッ
チング信号を示し、第２図のｅはこの場合の第２のフリ
ップフロップ１１４の出力端子　１゜２６の信号を示す
。

第２のフリップフロップ１１４の出力端子２６から出力
される信号をＮＡＮＤゲート１１５の第１の入力端子に
加え、第２の入力端子に第１のフリップフロップ１１８
の出力端子２８から出力され、、。

る信号を加える。ＮＡＮＤゲート１１５の出力端子　１
から出力される信号はパルス間隔検出藩５１の出力信号
を構成する。第２図のｆに第１のタイプのフィールドの
場合の出力信号を示すが、これは負ノハルスであり、前
縁が第２のブリ等化パルスの１立上り縁でトリガされ、
後縁が最后のポスト等化パルスの後に続く水平パルスの
立上り縁でトリガされる。

第３図は第２のタイプのフィールドが生起した時の信号
変化を示すが、ここでも画像信号は例と１０してＰＡＬ
方式によるものをとっている。ここでは最后の水平パル
スの後読に半うイン期間后に垂直帰線消去期間内の第１
のブリ等化パルスが続いている。これを第８図のａに示
す。ここでも第２図の８と同じくブリ等化パルス、垂直
パルス及びボ１）スト等化パルス［１から１５迄の番号
をつけである。水平パルスにはＨという符号を付しであ
る。

第２図に示した場合と対照的に、カウンタ１１１の桁上
げ出力端子２０での信号変化は第１のブリ等化パルスの
前に既に存在しなくなってお、。

す、従って＠１のフリップフロップ１１８の出力１端子
２８に第１のブリ等化パルスが生起する時には既に高電
位への変化が生じている。これと対応して垂直帰線消去
期間後の第１と第２の水平パルス間の時間間隔迄は一個
の全ライン期間の長さは・得られない。従って、垂直帰
線消去后の第２の水平パルス以前にはカウンタ１１１の
出力端＋２０でも信号変化は生じない。これにより第１
のフリップフロップ１１８は垂直帰線消去期間后の第２
の水平パルスの立上り縁によりリセットされるこ１・・
とになる。これを第８図のｂとＣとに示す。

第８図のｄは第２のタイプのフィールドの帰線消去期間
時における入力端子２８にあるスイッチング信号の変化
を示す。このスイッチング信号は最后から２番目の水平
パルスと最后の水平パルス１１との間で高電位から低電
位に変化し、全垂直帰線消去期間を通じて低電位にとど
まる。

これは第２のフリップフロップ１１４をイネーブルする
。この第２のフリップフロップ１１４の出力端子の信号
は、第８図のｓＫ示すように、先、。

ずスイッチング信号ｆより低電位に変わる。最后゛の水
平パルスの立上り縁の場合も、第１のブリ等化パルスの
立上り縁の時も第１のフリップフロップ１１Ｂの出力端
子２８の首位は依然として低く、従って第２のフリップ
フロップ１１４の出力端子１２６の電位も低い値をとる
。第２のフリップフロップ１１４の出力端子２６の首位
は第２のブリ等化パルスの立上り縁が生ずる迄高電位に
切り替わらない。そしてこの第２のブリ等化パルスの立
上り縁が生じた時出力端一１−２８の信号が高電位にな
１０る。出力端子２６は第８図のａの複合同期信号内に
次の立上り緑が現われても第８図のＣに示した出力端子
２８の信号の電位が依然として高い限り高電位にとどま
る。出力端子ｚ８の電位は垂直帰線消去期間后の第８の
水平パルスの立上り縁が生Ｉ。

する瞬時迄再び低い値ｆなることはない。従って、出力
端子２６の電位はこの立上り縁が生ずる迄低い値に戻る
ことはない。

第２のタイプのフィールドの場合は次に第８図のｆに示
すパルス間隔検出謂の出力信号がＮＡＮＤ　、、。

（２８） ゲート１１５の出力端子に現われる。これは負の□パル
スの形状を有し、前縁が第２のブリ等化パルスの立上り
緑でトリガされ、後縁が垂直帰線消去期間後の第２の水
平パルスの立上り縁によりトリガされる。従って、パル
ス間隔検出１１５１の出力信号の前縁はいずれのタイプ
のフィールドで４第２のブリ等化パルスの立上り縁に位
置する。

パルス整形段５２はカウンタ８１を具、するが、このカ
ウンタ８１の計数入力端子８６は複合同期信号用の入力
端子１９に接続し、リセット入力端ｉ・・子８７はＮＡ
、ＮＤゲート１１５の出力端子に接続する。これにより
カウンタ８１はそのスターティング位置にセットされ、
各フィールドの持続時間中ずつとそこにロックされる。

カウンタ８１は第２のブリ等化パルスの立上り縁が生ず
る迄、即ち、１パルス間隔検出諸５１の出力信号が変化
する迄イネーブルされず、その時以後入力端子１９に到
達する複合同期信号のパルスの立上り縁をｅ敵する。

この第１０カウンタ８１の計数位置を２１固の上述した
夫々のタイプのフィールドにつき第２図のｇ、。

と第８図のｇ、ＶＣ象徴的ｆ示しである。カウンタ　８
１は二進計数回路の形態とし、出力端子からマルチディ
ジット二進数を表わす信号を出力するようにすると好適
である。本例ではカウンタ８１は４個の位置を有する。

カウンタ８１の出力端子８８は第１の上位の位置を担い
、出力端子４Ｏは第４の下位置の位置を担い、各々を夫
々ＡＮＤゲート８４の入力端子に接続する。出力端子８
９は上から２番目の値を具える第８の位置を担い、Ａ、
ＮＤゲート８８の一方の人１゜万端子に接続する。出力
端子４０は第２のインバータ８２を介してＡＮＤゲート
８８の他方の入力端子に接続する。そしてＡＮＤゲート
８８と８４の出力端子を各々フリップフロップ８５の入
力端子に接続する。

第２図のｇ及び第８図のｇに象徴的に示した番号系列に
従って垂直帰線消去期間内の複合同期信号のパルスを計
数していくと、カウンタ８１の出力信号から第２ＩＩ２
Ｉのｋ又は第８図のｋに示した信号がＡＮＤゲート８４
の出力端子に形成され、ＡＮＤ　、、・ゲート８Ｂの出
力端子には第２図の１及び第８図１の１に示す信号が生
ずる。これらの信号は垂直帰線消去期間において正のパ
ルスとして形成される。

フリップフロップ８５はＡＮＤゲート８Ｂの出力信号の
立上り縁で出力端子４１から高電位を供給−□する状態
に切り換えられ、ＡＮＤゲート８４の出力信号の立上り
縁で出力端子４１から低電位を供給する状態に切り換え
られる。この結果出力端子４１に夫々第２図のａ及び第
８図のａに変化を示す信号が生ずる。この信号は正のパ
ルスを含み、ｌ・・その立上り縁がカウンタ８１の計数
入力端子８６からフリップフロップ８５の出力端子４１
迄の信号遅延時間に対応する時間、即ち、数ナノ秒だけ
複合同期信号内の第１の垂直パルスの立上り緑に対して
遅延させられており、立上り縁が第１のボｌスト等化パ
ルスの立上り縁と対応する時間関係にある。

上述した実施例はＰＡＬ方式に従う画像信号の複合同期
信号を処理する回路に関するものである。

しかし他の方式、例えば、ＮＴＳＱ方式の画像信号２．
１の場合も、等化パルスと垂直パルスの数は上述し“た
実施例と異なるが、類似の複合同期信号が生ずる。そし
て本発明に係る回路は、別の手段を用いなくても、例え
ば、カウンタ８１の出力端子から出力される異なる計数
位置に従って変化したバルー゛ス系列を選択し、クロッ
ク信号のサイクル持続時間と、出力端子２０に桁上げ信
号が生ずるカウンタ１１１の計数位置と、一般的な条件
に係るライン持続時間とを互に適合させることにより他
のパルス系列に適応させることができる。また複合量１
゛期信号内のパルス幅も、本発明に係る回路の動作モー
ドに影響することなく、変えることができる。

この回路に加えられるパルス系列の唯一の条件は順次の
パルス間の時間間隔が検出すべき瞬時の前では成る時間
しきい値以下にあることである。　１・

【図面の簡単な説明】

第１図は本発明に係る回路のブロック図、第２図は第１
のタイプのフィールドの場合の第１図の回路内で生ずる
信号の時間線図、第８図は第２のタイプのフィールドの
場合の同２・・（８２） 様な時間線図である。 １６・・・計数入力端子 １７・・・クロック信号入力端子 １８・・・リセット入力端子 １９・・・回路の入力端子（複合同期信号）２０・・・
桁上げ出力端子　２１・・・Ｄ入力端子２ａ・・・スイ
ッチング入力端子 ２８・・・出力端子　ｚ４・・・Ｄ入力端子２５・・・
スイッチング入力端子 ２６・・・出力端子　ｚ７・・・セット入力端子　１・
・２８・・・回路の入力端子（スイッチング信号）８１
・・・第１のカウンタ　８２・・・第２のインバータ８
８　、８４・・・ＡＮＤゲート　８５・・・フリップフ
ロップ８６・・・計数入力端子　８７・・・リセット入
力端子８８　、８９　、４０・・・出力端子　４１・・
・出力端子５１・・・パルス間隔検出訝５２・・・パル
ス整形段１１１・・・第２のカウンタ　１１２・・・イ
ンバータ１１８　、１１４・・・フリップフロップ１１
５・・・ＮＡＮＤゲート

Claims (1)

1. 【特許請求の範囲】 Ｌ　画像信号内の垂直帰線消去期間を検出するために、
   この画像信号内に含まれており、予じめ定められた系列
   でパルスを具える複合同期信号を受け取る手段と、順次
   のパルス間の時間間隔が予じめ定められた時間しきい値
   に達しない時出力信号に変化を与える手段とを具備する
   パルス間隔検出器と、上記出力信号ｌ”を受け取り、こ
   れに応答して垂直同期信号を生ずるパルス整形段とを具
   える垂直帰線消去期間検出回路において、 パルス間隔検出器にこれに加えられる周期的なりロック
   信号の周期の予じめ定められた１−′倍数から時間しき
   い値を形成する手段を設け、パルス整形段にパルス間隔
   検出器の出力信号の変化が生じた後複合同期信号のパル
   ス系列内の予じめ定められたパルスが生起した時垂直同
   期信号を形成する手段を設けたことを特゛・・徴とする
   垂直帰線消去期間検出回路。 区　パルス整形段に複合同期信号内のパルスを計数する
   ための第１の計数装置を設けたことを特徴とする特許請
   求の範囲第１項記載の垂直帰線消去期間検出回路。 ８、　パルス間隔検出器の出力信号内に変化が生じた時
   第１の計数装置がイネーブルされることを特徴とする特
   許請求の範囲第２項記載の垂直帰線消去期間検出回路。 ４Ｌ　第１の計数装置が２個０計数位置の間で垂１・・
   直同期信号を生ずるように構成したことを特徴とする特
   許請求の範囲第２項又は〜ｉ８項に記載の垂直帰線消去
   期間検出回路。 五　パルス間隔検出器にクロック信号の周期を計数し、
   時間しきい値に対応する予じめ定め１られた計数位置を
   越えた時信号変化を出力する第２の計数装置を設けたこ
   とを特徴とする特許請求の範囲前記各項の一項又は複数
   項に記載の垂直帰線消去期間検出回路。 ６　複合同期信号のパルスにより第２の計数袋。 置をその初期位置知リセットするように構成“したこと
   を特徴とする特許請求の範囲第５項記載の垂直帰線消去
   期間検出回路。 Ｉ　初期位置と、画像信号の少なくとも半ライン期間に
   達し、全ライン期間を越えない時間−・間隔の場合にイ
   β号変化を出力する計数位置との間で第２の計数装ｆ従
   にクロック信号の周期を与えろように構成したことを特
   徴とする特許請求の範囲第６項記載の垂直帰線消去期間
   検出回路。 ＆　パルス間隔検出器に更にスイッチング段ヲ設け、こ
   れに第２の計数装置からの信号変化を４え、これからパ
   ルス間隔検出器の出力信号の変化を形成するように構成
   したことを特徴とする特許請求の範囲第５項、第６項又
   は１−・第７項に記載の垂１に帰線消去期間検出回路。 ９、　スイッチング段に第１の双安定要素を設け、その
   信号入力端子が第２の計数装置から信号変化を受け取り
   、スイッチング入力端子が複合同期信号を受け取り、出
   力端子が少なくと２．。 も２個のスイッチング段階を具え、複合同期□信号の１
   個のパルスの開始時に第２の計数装置の信号変化が生じ
   た時第１のスイッチング段階から第２のスイッチング段
   階へ変わる信号を出力するように構成したことを特徴と
   する特許請求の範囲第８項記載の垂直帰線消去期間検出
   回路。 １０、複合同期信号に従って順次の第１と第２のタイプ
   のフィールドを交互に含む画像信号用の特許請求の範囲
   前記各項のいずれかに記載・ｌの垂直帰線消去期間検出
   回路において、パルス間隔検出器の１個の入力端子がフ
   ィールドのタイプの特性を示すスイッチング信号を受け
   取り、出力信号の時間位置を複合同期信号に適応させる
   ように構成したことを特徴とすする垂直帰線消去期間検
   出回路。 １１　スイッチング信号をスイッチング段に加え、この
   スイッチング段がこれに応答して、パルス間隔検出器の
   出力信号が予じめ定められたブリ等化パルスに対して時
   間的にいつも同じ、、位＃に生ずるように切り替わるよ
   うに構成しまたことを特徴とする特許請求の範囲第８項
   及び第１０項又は第９項及び第１０項に記載の垂直帰線
   消去期間検出回路。 １９、スイッチング段に第２０双安定要素を設け、−・
   この信号入力端子が第１の双安定安素の出力端子からの
   信号を受け取り、スイッチング入力端＋が複合同期信号
   を受けをり、セット入力端子がスイッチング信号を受け
   取り、出力端＝ｒ−が少なくとも２個のスイッチング状
   態を１□１具え、複合同期信号の各最後のパルスの開始
   時に信号入力端子にある信号に対応する信号を出力し、
   スイッチング段に捷たＡＮＤ機能を有するゲート回路を
   設け、その入力端子を双安定要素の出力端子に接続して
   出力端子にパトルス間隔検出腑の出力信号を形成するよ
   うに構成したことを特徴とする特許請求の範囲第１１項
   記載の垂直帰線消去期間検出回路。