JPS6341926A - 高速推論方式 - Google Patents
高速推論方式Info
- Publication number
- JPS6341926A JPS6341926A JP61185226A JP18522686A JPS6341926A JP S6341926 A JPS6341926 A JP S6341926A JP 61185226 A JP61185226 A JP 61185226A JP 18522686 A JP18522686 A JP 18522686A JP S6341926 A JPS6341926 A JP S6341926A
- Authority
- JP
- Japan
- Prior art keywords
- rule
- fact
- flag set
- base
- state flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はプロダクションシステムの高速推論方式に関
するもので、エキスパートシステム等の人工知濠の分野
に利用することができる。
するもので、エキスパートシステム等の人工知濠の分野
に利用することができる。
［ｉ １Ｊｌの概要］
この発明は、プロダクションルールをファクトベースに
適用して推論を行う、いわゆるプロダクションシステム
の高速推論方式において、それぞれのルールの成立、不
成立をビットパターンで記憶する状態アラグセ−２トを
用意し、ファクトベースの変更に伴って状態フラグセッ
トを更新し、更新された状態フラグセットを検査するこ
とでルールの成立するコンフリクトセットを求めている
ので。
適用して推論を行う、いわゆるプロダクションシステム
の高速推論方式において、それぞれのルールの成立、不
成立をビットパターンで記憶する状態アラグセ−２トを
用意し、ファクトベースの変更に伴って状態フラグセッ
トを更新し、更新された状態フラグセットを検査するこ
とでルールの成立するコンフリクトセットを求めている
ので。
実行ルールの候補の集まりであるコンフリクトセットを
高速に完成することができ、推論の高速化が図れる。
高速に完成することができ、推論の高速化が図れる。
［従来の技術］
エキスハートの知識や濠力をコンピュータ上でインプリ
メントするための有用なツールの１つとして、プロダク
ションシステムもしくはルールベースシステムと呼ばれ
るシステム（以下、プロダクションシステムと総称する
）が開発されている。
メントするための有用なツールの１つとして、プロダク
ションシステムもしくはルールベースシステムと呼ばれ
るシステム（以下、プロダクションシステムと総称する
）が開発されている。
−ｍにプロダクションシステムは、「もし・・・・・・
であれば、・・・・・・である」といった前提部と行動
部から成るルールの集合（ルールベース、もしくは単に
プロダクション、ルールと呼ばれる）と、ファクト（事
実や状況、表明）の集合（ファクトベース）と、ルール
をファクトに適用する推論機構とを備えている。推論の
中位は、認知行動サイクルと呼ぶもので、プロダクツ、
ンルールのマツチング（照合）、選択、実行より成る。
であれば、・・・・・・である」といった前提部と行動
部から成るルールの集合（ルールベース、もしくは単に
プロダクション、ルールと呼ばれる）と、ファクト（事
実や状況、表明）の集合（ファクトベース）と、ルール
をファクトに適用する推論機構とを備えている。推論の
中位は、認知行動サイクルと呼ぶもので、プロダクツ、
ンルールのマツチング（照合）、選択、実行より成る。
ＷＥ論の高速化をさまたげるＩ：因はマツチング処理速
度にあり、このため、そのｉニー５速化方式も知られて
いる。代表的な高速化方式（例えばＲＥＴＥＭＡＴＣＨ
ＥＲ）では、ファクトベースの変更に伴い、ルールの前
提部の評価が容易に行なえるように、 ＋ｉｉ提部の共
通な部分（条件２２素）を抽出し、リンクすることでネ
ットワークを形成し、ファクトベースの変更情報（トー
クンと呼ばれる）をネットワークに流すことで照合を行
っている。
度にあり、このため、そのｉニー５速化方式も知られて
いる。代表的な高速化方式（例えばＲＥＴＥＭＡＴＣＨ
ＥＲ）では、ファクトベースの変更に伴い、ルールの前
提部の評価が容易に行なえるように、 ＋ｉｉ提部の共
通な部分（条件２２素）を抽出し、リンクすることでネ
ットワークを形成し、ファクトベースの変更情報（トー
クンと呼ばれる）をネットワークに流すことで照合を行
っている。
［発明が解決しようとする問題点］
上記の高速化方式の欠点は、理論上はネットワークに変
更情報を並列に流すことができるが、一般に電子計算機
は逐次処理しか行なえないため、変更情報が到着したと
ころで行う条件判断と情報を流す道すじの制御はどうし
ても逐次処理になってしまう、ということにある。
更情報を並列に流すことができるが、一般に電子計算機
は逐次処理しか行なえないため、変更情報が到着したと
ころで行う条件判断と情報を流す道すじの制御はどうし
ても逐次処理になってしまう、ということにある。
この発明はこのような問題点を解消するためになされた
もので、現在の逐次型電子計算機の待つ特徴を最大限に
生かすことにより、推論速度の高速化をさらに向上させ
ることを課題とする。
もので、現在の逐次型電子計算機の待つ特徴を最大限に
生かすことにより、推論速度の高速化をさらに向上させ
ることを課題とする。
［問題点を解決するための手段］
本発明の機走ブロー２り図を第１図に示す０本図におい
て、Ａはルールの集合を記憶するルールベース、Ｂはフ
ァクトの集合を記憶するファクトベース、Ｃは推論を実
行する推論機構、Ｄはルール別にルールの前提部の照合
結果をビットパターンで記憶する状態フラグセット、Ｅ
はファクトベースが変更された場合、変更に係るファク
トをルールベースＡの前提部の条件要素と照合し、照合
結果を示すビットを状態フラグセットに書き込む照合更
新手段、Ｆは状悪フラグセー２）Ｄの内容に従ってコン
フリクトセットを作成するコンフリクトセット作成手段
である。
て、Ａはルールの集合を記憶するルールベース、Ｂはフ
ァクトの集合を記憶するファクトベース、Ｃは推論を実
行する推論機構、Ｄはルール別にルールの前提部の照合
結果をビットパターンで記憶する状態フラグセット、Ｅ
はファクトベースが変更された場合、変更に係るファク
トをルールベースＡの前提部の条件要素と照合し、照合
結果を示すビットを状態フラグセットに書き込む照合更
新手段、Ｆは状悪フラグセー２）Ｄの内容に従ってコン
フリクトセットを作成するコンフリクトセット作成手段
である。
［作用］
いま、第１図の構成において、状態フラグセットＤは、
現在のファクトベースＢに対するルールベースＡの各ル
ールＩｉｊ提部の成立の有無をビットパターンで記憶し
ているとする。
現在のファクトベースＢに対するルールベースＡの各ル
ールＩｉｊ提部の成立の有無をビットパターンで記憶し
ているとする。
ここで、推論機構Ｃがあるルールを実行し、そのためフ
ァクトベースＢが変更されたとする。
ァクトベースＢが変更されたとする。
これに対し、照合更新手段Ｅが起動され、変更に係るフ
ァクトがルール前提部の条件要素と照合され、条件要素
の成立（ファクトと一致）、不成ケ（ファクトと不一致
）を示すビットが状態フラグセットＤにどき込まれる。
ァクトがルール前提部の条件要素と照合され、条件要素
の成立（ファクトと一致）、不成ケ（ファクトと不一致
）を示すビットが状態フラグセットＤにどき込まれる。
状態フラグセラ）Ｄの更新が完了したら、今度はコンフ
リクトセット作成手段Ｆが起動され、状丁ｆｆフラグセ
ーｙトＤの各ルールの成立、不成立のビットパターンが
検査され、ルール成立ならそのルールをコンフリクトセ
ットに入れる。
リクトセット作成手段Ｆが起動され、状丁ｆｆフラグセ
ーｙトＤの各ルールの成立、不成立のビットパターンが
検査され、ルール成立ならそのルールをコンフリクトセ
ットに入れる。
このように、未発ＩＪＩにおいては、従来の高速化方式
のように、１つのルールが成立するかしないかを、ネッ
トワーク上において、入Ｌｌのノード（ルートノート）
から出口の７−ド（ターミナルノート）に向って逐次、
各要素についての条件判断の実行、情報の伝達を行うこ
とで４成しているのではなく、状ｙ３フラグセットのビ
ットパターンの更新と検査という、逐次型電子計算機向
きの処理で実行しているので、非常に高速になる。
のように、１つのルールが成立するかしないかを、ネッ
トワーク上において、入Ｌｌのノード（ルートノート）
から出口の７−ド（ターミナルノート）に向って逐次、
各要素についての条件判断の実行、情報の伝達を行うこ
とで４成しているのではなく、状ｙ３フラグセットのビ
ットパターンの更新と検査という、逐次型電子計算機向
きの処理で実行しているので、非常に高速になる。
状態フラグセットＤとしては、項目番号がプロダクショ
ンルールの番号に対応し、それぞれの項［１のビット番
号がルールの条件要素番号に対応し、−項目の長さが逐
次型電子計算機の情報処理中位（ワード）となっている
テーブルで構成すると有利である。この場合、１つのル
ールの成立の有無を１マシンサイクルで検査することが
できる。
ンルールの番号に対応し、それぞれの項［１のビット番
号がルールの条件要素番号に対応し、−項目の長さが逐
次型電子計算機の情報処理中位（ワード）となっている
テーブルで構成すると有利である。この場合、１つのル
ールの成立の有無を１マシンサイクルで検査することが
できる。
［実施例］
以下、図面を参照してこの発Ｉｌｌの一実施例を説ＩＩ
する。
する。
：ｉＳ１図に、本実施例の全体のハードウェア構成を示
す、プロダクションシステムの推論構成のためのプログ
ラムは内部メモリｌ記憶されており、ＣＰＵ２により実
行される。プロダクションシステムのルールベースとフ
ァクトベースは／＼−トティスク等の外部メモリ３に保
存されており、ロード指令を介してＣＰＵ２により内部
メモリｌにロートされる６人力装置４からは各種のコマ
ノド入力が行なわれ、出力装置５には適宜必要な情報が
出力される。
す、プロダクションシステムの推論構成のためのプログ
ラムは内部メモリｌ記憶されており、ＣＰＵ２により実
行される。プロダクションシステムのルールベースとフ
ァクトベースは／＼−トティスク等の外部メモリ３に保
存されており、ロード指令を介してＣＰＵ２により内部
メモリｌにロートされる６人力装置４からは各種のコマ
ノド入力が行なわれ、出力装置５には適宜必要な情報が
出力される。
プロダクションシステムのルールベース２は第３図に８
照番号３１で示すように、ＩＦ（前提部、ＬＨ３）とＴ
ＨＥＮ （行動部、ＲＨ５）とから成るルールの集まり
である。ルールベースに記憶される個々のルールの一例
は第４図に示される。３つのルールが図示されており、
（）内が１つの条件要素である０条件要素はオブジェク
ト名（クラス名）とそれに続く属性名と値の列で構成さ
れる。ここでは、条件要素同士はＡＮＤで結ばれており
、全ての条件要素が成立しなければ、そのルールは全体
として成立しない。
照番号３１で示すように、ＩＦ（前提部、ＬＨ３）とＴ
ＨＥＮ （行動部、ＲＨ５）とから成るルールの集まり
である。ルールベースに記憶される個々のルールの一例
は第４図に示される。３つのルールが図示されており、
（）内が１つの条件要素である０条件要素はオブジェク
ト名（クラス名）とそれに続く属性名と値の列で構成さ
れる。ここでは、条件要素同士はＡＮＤで結ばれており
、全ての条件要素が成立しなければ、そのルールは全体
として成立しない。
なお、ＯＲ条件で結合する場合もあるが、これは、ルー
ルを別に設けることで解決できるので閤題解決濠力には
影響しない。
ルを別に設けることで解決できるので閤題解決濠力には
影響しない。
また、本実施例では１つのルールのもつ条件要しＫａに
も制限を加えているが（最大がワード−１）個、こ担も
同様の対処をとることで、実質上、条件要素数に制限が
ないのと等しくなり、問題解決ｆ近方には影響しない。
も制限を加えているが（最大がワード−１）個、こ担も
同様の対処をとることで、実質上、条件要素数に制限が
ないのと等しくなり、問題解決ｆ近方には影響しない。
第５図に、プロダクションシステムのファクトベース５
１の構成を例示する。ファクトベースの要素は、プロダ
クションルールの条件要素と照合をとり得る形式であり
、したがって、オブジェクト名とそれに続く属性名、値
のペア列で構成される。さらに、本実施例では、照合の
回数を減らすため、各７アク）ｆｆ素にポインタ部を設
けており、このポインタ部には、照合回走なルール番号
とその条件要素番号が格納される０例えば、（０１、Ａ
Ｉ、Ｖｌ）のファクト要素のポインタ部には、ルール番
号ｌ１条件要素番号ｌのペアと、ルール番号２条件要素
番号２のペアが記憶されている。 第４図の行動ａ’ｌ
ｌ （ＴＨＥＮ）（ｆＭＯＤＩ ＦＹで始まっているが
、これは、ファクトベースの変更を意味しており、例え
ばＭＯＤ Ｉ ＦＹ （０１、Ａ３、Ｖ３）は、「オブ
ジェクト名が０ｌ−ｔｌ’属性名がＡ３のファクト要素
に対し、その値をＶ３にする」といった、低味である。
１の構成を例示する。ファクトベースの要素は、プロダ
クションルールの条件要素と照合をとり得る形式であり
、したがって、オブジェクト名とそれに続く属性名、値
のペア列で構成される。さらに、本実施例では、照合の
回数を減らすため、各７アク）ｆｆ素にポインタ部を設
けており、このポインタ部には、照合回走なルール番号
とその条件要素番号が格納される０例えば、（０１、Ａ
Ｉ、Ｖｌ）のファクト要素のポインタ部には、ルール番
号ｌ１条件要素番号ｌのペアと、ルール番号２条件要素
番号２のペアが記憶されている。 第４図の行動ａ’ｌ
ｌ （ＴＨＥＮ）（ｆＭＯＤＩ ＦＹで始まっているが
、これは、ファクトベースの変更を意味しており、例え
ばＭＯＤ Ｉ ＦＹ （０１、Ａ３、Ｖ３）は、「オブ
ジェクト名が０ｌ−ｔｌ’属性名がＡ３のファクト要素
に対し、その値をＶ３にする」といった、低味である。
このほかにも、ＭＡＫＥ、ＤＥＬＥＴＥその他があるが
、説；」の便宜上、ＭＯＤＩＦＹのみとしている。
、説；」の便宜上、ＭＯＤＩＦＹのみとしている。
本実施例の玉要な要素である状態フラグセット３２の構
成を第６図に示す、この状態フラグセットの行番号はル
ール番号に対応し、Ａ番号は条件要素同士に対応してい
る０列の長さは情報処理単位（ワード）となっており、
最終ビットは、そのルールが使用済か否かを示すステー
タスビットである。したがって、１つのルールが持ち得
る最大の条件要素数は（ワード−１）個である。ビット
“Ｏ”は成立、ビット“１”は不成立を、ａ味する０例
えば第１行第１列のビットは“１″として示されている
が、これは、ルールｌの条件Ｗａｌｌが不成立であるこ
と、すなわちこの条件要素とマツチするファクト要素が
存在しないことを示している。
成を第６図に示す、この状態フラグセットの行番号はル
ール番号に対応し、Ａ番号は条件要素同士に対応してい
る０列の長さは情報処理単位（ワード）となっており、
最終ビットは、そのルールが使用済か否かを示すステー
タスビットである。したがって、１つのルールが持ち得
る最大の条件要素数は（ワード−１）個である。ビット
“Ｏ”は成立、ビット“１”は不成立を、ａ味する０例
えば第１行第１列のビットは“１″として示されている
が、これは、ルールｌの条件Ｗａｌｌが不成立であるこ
と、すなわちこの条件要素とマツチするファクト要素が
存在しないことを示している。
次に以上のように構成した実施例の動作について、第７
図〜第１０図を参照して説明する。
図〜第１０図を参照して説明する。
第８図はメインフローで、ルールベースのロードと状態
フラグセットの初期化（７１） 、ファクトヘースのロ
ードと状態フラグセットへのｉ’ｉ キ込み（７２）と
を実行することで、推論実行のための準備が完−ｒする
。認知行動サイクルを栄位として１ｆｔ論を実行しく７
３）、成ひするルールがなくなったところで推論が終了
する（７４）。
フラグセットの初期化（７１） 、ファクトヘースのロ
ードと状態フラグセットへのｉ’ｉ キ込み（７２）と
を実行することで、推論実行のための準備が完−ｒする
。認知行動サイクルを栄位として１ｆｔ論を実行しく７
３）、成ひするルールがなくなったところで推論が終了
する（７４）。
を二足の初期化（７１）では、第７図の６１と、第９図
の８１に示すように、状態フラグセットのすへてのビッ
トをゼロにし、しかる後、ルールベースを読み込み、条
件要素数だけ上位ビットから１にする（８２）、つまり
、条件Ｗ、ｔＥはいずれもイぐ敗ケであると仮定するわ
けである。この結果を第７ ＋４の６２に示す。
の８１に示すように、状態フラグセットのすへてのビッ
トをゼロにし、しかる後、ルールベースを読み込み、条
件要素数だけ上位ビットから１にする（８２）、つまり
、条件Ｗ、ｔＥはいずれもイぐ敗ケであると仮定するわ
けである。この結果を第７ ＋４の６２に示す。
そして、ファクトベースを読み込む（７２）際に、ファ
クトベースのポインタを使って、ファクト・＼−スの個
々の要素と各ルールの個々の条件要２しを閃合し、その
結果を状態フラグセットに古き込む、この実施例では、
状態フラグセットは第７１４の番号６３に示すようにな
る（第５図がファクトベースの初期状態であるため）。
クトベースのポインタを使って、ファクト・＼−スの個
々の要素と各ルールの個々の条件要２しを閃合し、その
結果を状態フラグセットに古き込む、この実施例では、
状態フラグセットは第７１４の番号６３に示すようにな
る（第５図がファクトベースの初期状態であるため）。
続けて行なわれる推論のフローチャートは第１Ｏ１−４
に小される。９１〜９５までが、競合ルール（コンフリ
クトセント）の作成処理であり、ルール香ｔ）を１番Ｉ
Ｉに初期化（９１）した少、現在番号のルールの小成ケ
、成ケを閂別するため、状５ｎ＋フラグセツトを参照し
、そのビ；・ドパターンがオールＯの場合にのみ競合ル
ールに０録しく９２．９３）、そうでなければ、現在の
ルール香りをインクリメントしく９４）、全てのルール
の小成ケ、成ケのＹ（別が完了するまでくり返す（９５
）、１−記の９２のところは、大部分の計′Ｑ機の機械
語にある減算命令を用いることで機械語で実現すること
ができる。
に小される。９１〜９５までが、競合ルール（コンフリ
クトセント）の作成処理であり、ルール香ｔ）を１番Ｉ
Ｉに初期化（９１）した少、現在番号のルールの小成ケ
、成ケを閂別するため、状５ｎ＋フラグセツトを参照し
、そのビ；・ドパターンがオールＯの場合にのみ競合ル
ールに０録しく９２．９３）、そうでなければ、現在の
ルール香りをインクリメントしく９４）、全てのルール
の小成ケ、成ケのＹ（別が完了するまでくり返す（９５
）、１−記の９２のところは、大部分の計′Ｑ機の機械
語にある減算命令を用いることで機械語で実現すること
ができる。
コンフリクトセットが完成したら、９６において、ある
−ャ価方法（例えば条件数が一番多いなどを尺度とする
ＭＥＡ（１段−目的解析））に従って１つのルールを選
択し、その行動部を実行する（９７）、このとき、実行
したルー１しが同一状態で２度実行しないように、状態
フラグセットにおけるこのルールについてのステータス
ビー／ ）を“ｌ“にする０本例では、ルール３が成立
するので（第２図の６３）、ルール３の行動部ＭＯＤＩ
ＦＹ（０２、ＡＩ、Ｖ２）が実行され、コノ結果、第５
図のファクトベース中、（０２、Ａ１、ｖ４）の？Ｊが
（０２、Ａｌ、Ｖ２）に変更される。
−ャ価方法（例えば条件数が一番多いなどを尺度とする
ＭＥＡ（１段−目的解析））に従って１つのルールを選
択し、その行動部を実行する（９７）、このとき、実行
したルー１しが同一状態で２度実行しないように、状態
フラグセットにおけるこのルールについてのステータス
ビー／ ）を“ｌ“にする０本例では、ルール３が成立
するので（第２図の６３）、ルール３の行動部ＭＯＤＩ
ＦＹ（０２、ＡＩ、Ｖ２）が実行され、コノ結果、第５
図のファクトベース中、（０２、Ａ１、ｖ４）の？Ｊが
（０２、Ａｌ、Ｖ２）に変更される。
したがって、本例では、ファクトベースに変更があった
ことが確認され（９８）、変更に係るファクト歯末（０
２、Ａ１．Ｖ２）のポインタ部にあるルールｌのｆｉ素
２（１，２）とルール３の要Ｊ：ｌ（３，７）のそれぞ
れに対し、変更ファクトｆｉ、Ｇ（ｏ２、Ａ Ｉ 、
Ｖ ２） ヲｌｌｊ＋、合すセル、ココテは（３、ｌ）
は小成ケだが、（１，２）は成立する。この（１，２）
の条件成ケのビー２ト″Ｏ”と（３，１）の条件不成立
のビット“ｌ”を状態フラグセットに占き込む（９９）
、この結果、フラグセットは第７図の６４に示すように
なる。
ことが確認され（９８）、変更に係るファクト歯末（０
２、Ａ１．Ｖ２）のポインタ部にあるルールｌのｆｉ素
２（１，２）とルール３の要Ｊ：ｌ（３，７）のそれぞ
れに対し、変更ファクトｆｉ、Ｇ（ｏ２、Ａ Ｉ 、
Ｖ ２） ヲｌｌｊ＋、合すセル、ココテは（３、ｌ）
は小成ケだが、（１，２）は成立する。この（１，２）
の条件成ケのビー２ト″Ｏ”と（３，１）の条件不成立
のビット“ｌ”を状態フラグセットに占き込む（９９）
、この結果、フラグセットは第７図の６４に示すように
なる。
以りで推論の１サイクルが終わる。このサイクルを繰り
返すと、この実施例では状態フラグセー。
返すと、この実施例では状態フラグセー。
トは第７図の６５．６６と変化し、成立するルールがな
くなり推論は終了する。
くなり推論は終了する。
［発１！１の効果］
以Ｌ 、−ｉ述したように１本発明ではプロダクション
ルールの前提部の照合結果をビットパターンで表現して
いるのでプロダクションルールのそれぞれのルールの成
立、不成立を非常に少ない演算回数（ビットパターン長
を情報処理中位に選んだときは、ルールの数）で求める
ことができ、プロダクションシステムの高速化のさまた
げとなっていたコンフリクトセット作成までの処理をス
ピードアップでさ、全体として推論の高速化にＪｔ献す
る。
ルールの前提部の照合結果をビットパターンで表現して
いるのでプロダクションルールのそれぞれのルールの成
立、不成立を非常に少ない演算回数（ビットパターン長
を情報処理中位に選んだときは、ルールの数）で求める
ことができ、プロダクションシステムの高速化のさまた
げとなっていたコンフリクトセット作成までの処理をス
ピードアップでさ、全体として推論の高速化にＪｔ献す
る。
第１図はこの発明の機渣ブロック図、第２図はこの発明
の一実施例のハードウェア構成図、第３図はルールベー
スの各ルールと状態フラグセットとの対応を話す図、第
４図はルールの記述例、第５図はファクトベースの記述
例、第６図は状態フラグセットの構成図、第７図は実施
例の動作に伴う状態フラグセットの遷移図、第８図は実
施例の動作のメインフローチャート、第９図は第８図の
７１のフローチャート、第１０図は第８図の推論７３の
フローチャートである。 ２ ・・・・・・ＣＰｔＪ 、 ３１ ・・・・・
・ンレールベー ス、 ３２ ・・・・・・状態フラ
グセット、５１・・・・・・ファクトベース。 特許出卯人 カシオ計算機株式会社 ・ワ″−１−・ 二に一二二シ 第 １ 図 第２図 第３閃 ＨＥＮ Ｌ−Ｌ２ Ｔ）ＩＥＮ （ＭＯＤＩＦＹ （０２Ａｔ Ｖ＋） −−−一〇Ｌ
−１３ Ｔ）ＩＥＮ （Ｍ）ＤＩＦＹ （０２Ａｌ ｖ２）−−−■第４図 第５図 第６図 ■ 廿 ■ 第７図 第８図
の一実施例のハードウェア構成図、第３図はルールベー
スの各ルールと状態フラグセットとの対応を話す図、第
４図はルールの記述例、第５図はファクトベースの記述
例、第６図は状態フラグセットの構成図、第７図は実施
例の動作に伴う状態フラグセットの遷移図、第８図は実
施例の動作のメインフローチャート、第９図は第８図の
７１のフローチャート、第１０図は第８図の推論７３の
フローチャートである。 ２ ・・・・・・ＣＰｔＪ 、 ３１ ・・・・・
・ンレールベー ス、 ３２ ・・・・・・状態フラ
グセット、５１・・・・・・ファクトベース。 特許出卯人 カシオ計算機株式会社 ・ワ″−１−・ 二に一二二シ 第 １ 図 第２図 第３閃 ＨＥＮ Ｌ−Ｌ２ Ｔ）ＩＥＮ （ＭＯＤＩＦＹ （０２Ａｔ Ｖ＋） −−−一〇Ｌ
−１３ Ｔ）ＩＥＮ （Ｍ）ＤＩＦＹ （０２Ａｌ ｖ２）−−−■第４図 第５図 第６図 ■ 廿 ■ 第７図 第８図
Claims (1)
- 【特許請求の範囲】 ルールの集まりを記憶するルールベースと、ファクトの
集まりを記憶するファクトベースと、ルールをファクト
に適用して推論を行う推論機構とを備えるプロダクショ
ンシステムの高速推論方式において、 上記ルールベースの各ルールの前提部の照合結果をルー
ル別にビットパターンで記憶する状態フラグセットと、 上記ファクトベースが変更された場合に、変更に係るフ
ァクトを上記ルールベースの前提部の条件要素と照合し
、照合結果を示すビットを上記状態フラグセットに書込
む照合更新手段と、 上記照合更新手段により更新された状態フラグセットを
用いてルールの成立するコンフリクトセを有することを
特徴とする高速推論方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185226A JPS6341926A (ja) | 1986-08-08 | 1986-08-08 | 高速推論方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185226A JPS6341926A (ja) | 1986-08-08 | 1986-08-08 | 高速推論方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341926A true JPS6341926A (ja) | 1988-02-23 |
Family
ID=16167081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185226A Pending JPS6341926A (ja) | 1986-08-08 | 1986-08-08 | 高速推論方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341926A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365533A (ja) * | 1986-09-05 | 1988-03-24 | Toyo Commun Equip Co Ltd | プロダクシヨン・システムに於ける高速条件評価支援機構 |
| JPH01229329A (ja) * | 1988-03-09 | 1989-09-13 | Hitachi Ltd | コンパイル型知識処理ツールの高速処理方式 |
| JPH04504627A (ja) * | 1989-02-03 | 1992-08-13 | バン・アンド・オルフセン・ホールディング・アクティーゼ・ルスカブ | 信号処理装置および方法 |
-
1986
- 1986-08-08 JP JP61185226A patent/JPS6341926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365533A (ja) * | 1986-09-05 | 1988-03-24 | Toyo Commun Equip Co Ltd | プロダクシヨン・システムに於ける高速条件評価支援機構 |
| JPH01229329A (ja) * | 1988-03-09 | 1989-09-13 | Hitachi Ltd | コンパイル型知識処理ツールの高速処理方式 |
| JPH04504627A (ja) * | 1989-02-03 | 1992-08-13 | バン・アンド・オルフセン・ホールディング・アクティーゼ・ルスカブ | 信号処理装置および方法 |
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