JPH04504627A - 信号処理装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 信号処理装置および方法 この発明は、信号たとえば通信または制御目的のために使用される信号を処理す るための装置および方法に関する。

この発明は、物理的実体の局面を各々が表わす複数個の構成要素からなることが 可能な信号を処理するために特に適用可能であり、この発明は情報内容を改良す る、またはかかる信号の不明確さを削減するための手段を提供する。

複数個の構成要素からなる信号を、構成要素間の関係についての予め定められた 情報に従って処理する信号処理システムは既知である。いわゆる「人工知能」シ ステムは、既知の関係をある形態の規則表示で表わし、かつ規則表示を入力信号 に与えて高められた情報内容を有する出力信号を生じるプロセッサを使用する。

従来は、規則表示は入力信号の可能な構成要素（一般的に言って物理的実体につ いての既知の情報を表わす）の間に多数の論理関係を含むことができ、探索プロ セスは規則表示を介してさらなる関係および情報を導き出そうとして実行される 。探索プロセスの間、さらなる規則が確立され、大量の情報が既に調べられた個 々の規則の適用の結果に関して記憶されなければならない。したがって、従来の システムの問題は記憶要求が非常に大きくなることがあるということである。こ れは、マイクロコンピュータシステムのような小規模の処理装置において従来の システムを実現化しようとする際に、不利であることが判明した。

要求された情報に迅速に到達するための技術を発見しようとして、相当な努力も また規則探索戦略に向けられてきたが、既知の技術のいずれもが完全に満足のい くものではない。

１つの局面から見ると、この発明は複数個の構成要素からなることが可能な入力 信号の不明確さを削減するための信号処理装置を提供し、組合せが可能かどうか を示す前記構成要素の組合せの集合の信号表示を記憶するための手段と、前記入 力信号を受信して、限定された前記入力信号の構成要素についての情報を含むい ずれかの集合を識別するための手段と、それぞれの識別された集合から入力信号 の構成要素の値と一致した組合せを識別するための手段と、識別された組合せか ら入力信号の少なくとも１つの構成要素の値についての情報を決定するための手 段とを含む。

他の局面から見ると、この発明は記憶された規則情報の使用によって入力信号の 情報内容を高める方法を提供し、入力信号の変数に各々が対応する複数個の２ビ ツトの対として信号をレジスタ手段に記憶することを含み、規則情報は入力信号 と同じ態様で順序づけられた変数の許容できる組合せを各々が表わす２進ワード として記憶され、さらに第１のビットの対のすべてを第１の信号構成要素として 解し、かつ第２のビットを第２の信号構成要素として解することと、ＯＲ関係で 規則２進ワードを第１および第２の構成要素の一方と結びつけることと、ＯＲ関 係で２進ワードの補数を第１および第２の構成要素の他方と結びつけることと、 結果として生じる組合せを出力信号としてレジスタ手段に記憶することとを含む 。

第３の局面から見ると、この発明は複数個の変数の間の関係を各々が表わす１つ の集合の規則に含まれた情報に従ってデータを処理する方法を提供し、各規則を 変数の特定の組合せが許容できるかどうかを示す複数個の第１の２進ワードと、 規則に各々対応し、かつその規則にどの変数が含まれるかを示す第２の複数個の ２進ワードとに変換することを含み、第１および第２のワードの個々のビットは すべての第１および第２のワードにおいて同じ順序で順序づけられた個々の変数 に対応し、さらに前記変数の少なくとも１つの既知の値を含むデータを解するこ とと、第２のワードから既知の１つまたは複数の変数を含むいずれかの規則を識 別することと、識別された規則に対応する第１のワードを選択することと、少な くとも１つの他の変数の値を決定するために選択されたワードを使うこととを含 む。

第４の局面から見ると、この発明は複数個の変数の間の関係を各々が表わす１組 の規則に含まれた情報を処理するための規則表現装置を提供し、変数の特定の組 合せが許容できるかどうかを各々が示す２進ワードを記憶するように配列された 規則メモリを含み、前記ワードは組合せのそれぞれの変数を表わすビットを含み 、さらに各ワードのビットは特定の変数が対応する規則に含まれるかどうかを示 し、かつ規則メモリワードに関連した変数の順序は制御メモリワードのそれと同 一であってそれぞれの２進ワードを各規則ごとに記憶するように配列された制御 メモリと、特定の規則が要求されることを示す制御メモリの出力に応答して特定 の規則の各規則メモリ２進ワードへのアクセスを与えるアドレス指定手段とを含 む。

好ましくは入力信号の構成要素は物理的実体の局面の２進表示を含み、さらに好 ましくは、記憶手段は可能であると知られている前記構成要素の組合せを各々が 表わす２進コードの配列を記憶するように配列される。

この発明のある実施例が例によって、かつ添付の図面を参照して今説明され、図 面において、 図１はこの発明に従う信号処理方法の一般概念を例示し、図２は知識表現の３つ の可能な種類を表わし、図３はこの発明に従う信号処理装置のブロック図であり 、図３ａはフローチャートの形態で図３に例示された装置の主要なデータフロー を例示し、 図３ｂはフローチャートの形態で図３の規則ベース走査装置の動作を例示し、 図３０はフローチャートの形態で図３に例示された規則協議装置の動作を例示し 、 図３ｄはフローチャートの形態で規則決定装置の動作を例示する。

図４は図３の規則協議装置をさらに詳細に例示し、図５は図３および図４の装置 のレジスタの内容を例示し、図６は図３および図４の装置の規則ベースの構造を 例示し、 図７は単一の規則の処理を例示し、 図８は図３および図４の規則協議装置で実行されるステップのフローチャートで あり、 図９は図３の規則ベース走査装置によって行なわれる規則調べを識別するための 論理プロセスを例示し、図１０は第２の繰返しについての図９と同じプロセスを 示し、 図１１は図９および図１０の規則協議の結果を示し、図１２は配列規則表示を使 用する規則協議プロセスを例示し、 図１３は規則決定装置と共に拡張された図３の推論エンジンと、さらにレジスタ を示し、 図１４は誘導規則決定のプロセスを例示し、図１５は定理証明のプロセスを例示 し、図１６は仮説形成のプロセスを例示する。

まず図１を参照して、信号処理装置は入力状態ベクトルＳｖを指定された入力信 号を受信し、かつ規則ベースに含まれた情報の適用によってそれを出力信号、つ まり出力状態ベクトルに変換するように配列される。入力状態ベクトルは場所ｓ ｌからｓＮのどこかで物理的実体の既知の局面、たとえばセンサの状態について の情報を含むことが可能であるが、一般に入力状態ベクトルの他の構成要素は未 知である。規則ベースがこれを可能にする未知の構成要素のいくつかまたはすべ てを決定することは、信号処理装置および方法の機能である。出力状態ベクトル は入力状態ベクトルと規則ベースとの論理積であると言われる。

このシステムにおいて、状態ベクトルに記憶された可能な値は各々次の意味を有 する４つの可能な２ビツト形態の１つを有する： １　ｌ　恒真式（規定されていないまたはドントケア）００　矛盾 図２は物理システムの３つの局面の間の命題関係をディジタル形態で表わす３つ の可能な方法を示す。次の規則は例として与えられる： 「もしシステムがスタンバイであるか、またはディスクが存在しなければ、ター ンテーブルは回転していない。」この図は３つの２進状態変数スタンバイ（ＳＴ ＢＹ）、ディスク（Ｄｉｓｃ）および回転している（ＲＯＴＡＴＩＮＧ）を示す 。この規則は変数のある組合せについては何も規定せず、したがってもしディス クが存在するが、システムがスタンバイでなければターンテーブルに回転してい ないことを許容することに注目されたい。図２ａはこの規則を表わす列形態を示 し、この規則において、箱の中の８つのビットの各々は３つの変数の８つの組合 せの１つと関連し、その組合せが許容できるかどうかを示す。この表示形態は必 要以上の情報が記憶され、かつ変数の数が大きくなると配列は非常に大きくなり 、かつアドレス指定することが困難になり得るという不利な点を存する。

図２ｂは許容できる組合せのみが記載される正のインデックス形態で表わされた 規則を示す。図２０は許容されない組合せを記載する相補の負のインデックス形 態を示す。

今回３を参照して、推論エンジンとも呼ばれる信号処理装置の主要構成要素が示 される。装置は規則が好ましくは正のインデックス形態で記憶されるメモリであ る規則ベースメモリ２を含む。規則（図の列）は各規則における合法の組合せの 数に依存して、一般にすべてが同じ大きさではないことは注目される。これは異 なったナフィックスＣ１ＪＳＤおよびＳによって示される。加えて、装置は規則 と変数との間の関係、つまりどの規則がどの変数を含むかを示す命題構造（ＰＳ ）メモリ１を含む。たとえば、２進法の１は、もし変数Ｖｊが規則Ｒｉに含まれ れば、場所Ｂｉｊに記憶される。環境から判断される情報は状態ベクトルレジス タｌＯに記憶され、装置は命題構造メモリｌおよび規則ベースメモリ２に含まれ た情報を使用するこのレジスタの内容に基づいて動作し、状態ベクトルレジスタ １０の新しい値に演鐸されたすべての可能性のある新しい情報を与える。このプ ロセスの間、新しい情報に至る規則の数のリストは説明ベクトル７に保持され、 もし矛盾に遭遇すれば、矛盾を与える規則の数は矛盾規則数レジスタ６に記憶さ れる。協議される規則は命題構造メモリ１の情報に基づいて規則ベース走査装置 ３、規則リストレジスタ４および変数制御および規則制御レジスタ８および９に よって決定され、これは後にさらに詳細に説明されるとおりである。

装置の主要なデータフローは図３ａのフローチャートに例示される。ＡＦＬ言語 で書かれた概要は図３ａのフローチャートのブロックに隣接するフローチャート の各ブロックに与えられる。

装置のさらに詳細な説明を続ける前に、情報処理（推論）手順をただ１つの規則 の非常に単純な場合を参照して説明する。たとえば次の規則を仮定されたい：「 もしＡまたはノットＢであれば、ノットＣである。」この規則は正のインデック ス形態に変形される：「Ａは真である；ＢおよびＣは未知である」という入力状 態が環境から判断されると仮定されたい。したがって、以下の入力状態ベクトル を有する： ＯＩ 規則協議装置は規則マトリックスにおいて入力状態ベクトル制約を満足させる行 のすべてを識別するために効果的である。この例においてそれは最後の２つの行 だけである。

識別された行のみを含むサブマトリックスの各列はそれからテストされ、もし列 がすべてｌを含めば、対応する状態変数は真に束縛され、もし列の値のすべてが ０であれば状態変数は偽に束縛され、もし０および１の双方が表われれば、状態 変数は制約されない（恒真式）。したがって、協議の後以下の出力状態ベクトル を有し：その解釈は「Ａは真で、かつＣは偽である；Ｂは未知である。」である 。

今好ましい実施例のさらに詳細な説明にもどって、規則ベースメモリ２および命 題構造メモリＩがまず論じられる。

単純な推論方法の前提条件は曖昧でなく、かつ簡潔な知識表示である。従来のシ ステムにおいて、知識の周知の要素の双方、つまり規則および事実は、同じ「知 識ベース」に記憶される。この発明において、明らかな区別が規則と事実との間 になされ、規則または命題関数は規則ペースメモリ２に記憶され、事実は状態ベ クトルレジスタ１０に記憶される。「ＡおよびＢＪ、ｒＡまたはノットＡＪ　（ 恒真式）および「ＡおよびノットＡＪ　（矛盾または不整合）のような単純な表 現および命題は、事実として見なされ、規則としては見なされない。

実務のシステムにおいて、オペレータインタフェイス（コンパイラとして既知で ある）は、論理関係としてオペレータによって表現される規則を、規則ベースメ モリで使用される２進形態（好ましくは正のインデックス形態）に変換するため に与えられなければならない。コンパイラはまた入力情報の冗長性および以前の 規則との不整合をチェックすることもできる。前者は後に説明される定理証明技 術と共に実行され、後者は誘導規則技術と共に実行される。

現在の技術では正のインデックス形態は高い規則協議速度のために最も適当であ るが、他の形態はもし好まれれば使用してもよい。

規則ベースメモリ２において、規則の各合法ビット組合せはアドレス可能なメモ リ場所、たとえば１６ビツトワードに記憶される。上述のように、規則は異なっ た寸法を有し、したがって、第１の規則はＣワードを占有し、第２の規則はＪワ ードを占有する。規則の個々の合法の組合せの順序は発明の機能にとっては重要 ではない。しかしながら、状態変数の順序は、説明されるように、使用されるア ドレス指定機構のために重要である。

いずれの規則の変数も、以後「順序づけられた集合」または「定義域」と呼ばれ る共通の理論体系に従って順序づけられる。これによって規則および変数の非常 に単純なアドレス指定をすることが可能になる。

上述のように、命題構造メモリ１は規則と変数との間に２進の関係を示す。Ｂｉ ｊはもし変数ｊが規則ｉで発見されれば１であり、その他の場合は０である。Ｐ Ｓメモリの内容をどの規則を調べるべきかを決定するために使用される基本アド レス指定情報とみなしてもよい。規則ベースメモリ２および命題構造メモリ１の 内容を例示する単純な例は、図６に与えられる。これは次の２つの規則に関係す る：規則１：　「もしシステムがスタンバイであれば、またはディスクが存在し なければ、ターンテーブルは回転していない」 規則２：　「もしターンテーブルが回転していれば、およびターンテーブルが回 転してさえいれば、ピックアップはオンである。」 変数のための順序は全体のシステムにわたって適用できるように選択され、たと えば示されるアルファベット類である。規則は正のインデックス形態（合法な組 合せ）に変形され、変数は予め規定された理論体系または定義域に従って順序づ けられる。２進パターンは規則ベースメモリ２に記憶される。対応する命題構造 はＰＳメモＩＪ　１に記憶される。これは、規則１は５ＴＢＹ、ＤＩＳＣおよび ＲＯＴＡＴＩＮＧを含み、規則２はＰＩＣＫＵＰおよびＲＯＴＡＴＩＮＧを含む ことを明らかに示す。規則ワード内の変数は共通の定義域に従って順序づけられ るので、ＰＳメモリにおける情報は規則ワードのビットがどの変数を表わすかを 示す。規則ベース走査装置３ｂの動作は図３ｂのフローチャート（それぞれのＡ ＦＬコードも与えられる）に例示される。

代替的に、ＰＳメモリに記憶される情報は次のインデックス形態の１って表わす ことができる：（１）整数ベクトルとして表わされた規則と関連するすべての変 数インデックス。

（２）整数ベクトルとして表わされた変数と関係するすべての規則インデックス 。

したがって、図６のＰＳ情報の代替の表示は：（１）規則１：１　３　４ 規則２：２　３　、　または＝ （２）変数１：１ 変数２：２ 変数３：１２ 変数４＝１ 規則協議装置５はまず単一の単純な規則を処理することに関連してさらに詳細に 説明される。協議装置５の動作は図３０にフローチャートの形態で例示される。

図７は単純な規則、「もしシステムが、スタンバイであれば、またはディスクが 存在しなければ、ターンテーブルは回転していない」を表示する。

環境から判断される入力状態は、「システムはスタンバイである」と仮定され、 示される入力状態ベクトルＳＶを与える。規則協議装置は状態ベクトル制約、つ まり影になった部分を満足させる規則マトリックスの行を識別する。上述のよう に、影になったサブマトリックスの各列はテストされ、すべての１またはすべて の０を含むいずれかの列はそれぞれ束縛された値の真または偽を有するように演 鐸される。したがって示される出力状態ベクトルは決定され、その解釈は「シス テムがスタンバイのときターンテーブルは回転していない；ディスクがあるかな いかは未知である」である。

このプロセスにおいて、入力状態ベクトルは規則と結合されると言われ、論理積 は対応する出力状態ベクトルを決定するためにあらゆる軸上で射影されると言わ れるかもしれない。もし規則が正のインデックス形態で表示されれば、このプロ セスはハードウェアで実行することが容易な非常に単純な２進パターン認識と共 に実現可能である。図４および図８を参照して、大域的状態ベクトルは状態ベク トルレジスタ１０に保持され、局所的状態ベクトルレジスタ５Ｖ（１）およびＳ Ｖ　（２）は状態ベクトルの最下位ビットと最上位ビットをそれぞれ保持する規 則協議において使用される。実行速度を最適化するために、状態ベクトルの入力 制約は２つのさらなる局所的１６ビツトレジスタＴＶ（真の変数）およびＢＶ（ 束縛された変数、つまり真または偽であると既知である）に記憶される。初期化 装置５゜１は、大域的状態ベクトルＩＯおよび命題構造メモリｌによって、規則 アドレスおよび局所的入力状態ベクトルを決定する。はじめに局所的状態ベクト ルレジスタは０にリセットされる。したがって、この例において局所的レジスタ の初期値は ＳＶ　（１）＝、、、０００ ＳＶ　（２）＝、、、０００ ＴＶ　＝、、、０ＯＩ ＢＶ　＝、、、００１ 図８のステップは走査および射影装置５，２においてＮ個のワードＷｌ、Ｗ２． ．．ＷＮを持つ規則のために実行される。ステップ８．１において、一時的カウ ンタｉはＯに設定され、ステップ８．２において、現在のワードはロードされる 。ステップ８．３において、現在のワードは状態ベクトル制約を満足させるかど うかが決定され、もし満足させなければ、次のワードはステップ８．４または８ ．５を介してロードされる。もし満足させれば、ワードはステップ８．６および ８．７を介してさらにテストされ、これらのステップは事実上規則ワードのそれ ぞれのビットと局所的状態ベクトルの対応する上部ビットの論理和をとり、かつ 規則ワードの補数と局所的状態ベクトルの下部ビットの論理和をとる。ステップ ８．６および８．７はどちらの順序でも実行可能であることは注目され、速度を 高めるためにこれらの動作を並列に実行することは実際に可能である。プロセス はステップ８．５によって示されるようにすべてのワードがテストされたとき終 結する。

この例において、このプロセスの結果は５Ｖ（１）＝１１０ ＳＶ　（２）　＝１０１であり、 次の解釈を有する。

ＳＶ　（１）　ＳＶ　（２） ディスク（ＤＩＳＣ）　ｌ　１　（恒真式）％式％（） スタンバイ（ＳＴＢＹ）　０　１　（真）制御および説明装置５．３は、局所的 出力状態ベクトルレジスタＳＶ　（１）およびＳＶ　（２）に従って、大城的状 態ベクトルならびに大域的制御および説明レジスタを更新する。大城的状聾ベク トル１０は個々の局所的サブレジスタ５Ｖ（１）およびＳＶ　（２）から更新さ れる。変数のアドレスはＰＳメモリから読出される。もし局所的出力状態ベクト ルが矛盾であるとわかれば、ＣＲＮレジスタ６はインデックスまたは矛盾規則の 類似のアドレス指定情報と共に更新され、状態探索は中断される。

説明ベクトルＥＶ７は、もし１個以上の変数が規則協議の間に演揮されれば更新 される。上述の例においては、ＲＯＴＡＴＩＮＧは偽に演鐸された。したがって 、規則インデックスまたは類似のアドレス指定情報はＥＶレジスタのＲＯＴＡＴ ＩＮＧ要素におかれる。インデックスはＰＳメモリから読出される。

同様に、変数制御レジスタｖＣ８はもし１個以上の変数が規則協議の間に演鐸さ れれば更新される。再び、上述の例においては、論理１はＶＣのＲＯＴＡＴＩＮ Ｇ要素におかれる。新しく束縛された変数のみが、後述のように規則制御のため にＶＣレジスタで識別されることに注目されたい。規則制御ベクトルＲＣ９は局 所的出力状態ベクトルの恒真式の数が０またはｌであれば更新される。論理０は 現在の規則のＲＣインデックスにおかれ、これはその規則は再び協議されないと いう効果を有する。

規則協議の終わりに、新しく推論された情報は他の規則のすべてにとって、かつ 外部環境にとって利用可能である。

ある環境において、たとえばいわゆる状態事象制御システムにおいて、規則ベー スのただ１つを参照することが望ましいので、現在の入力条件のただ１つのレベ ルでの結果が決定される。しかしながら、多くの適用は最大量の他の情報の決定 を要求し、この場合に規則ベースのさらなる協議（規則フィードバック）が要求 される。

したがって、状態事象規則の場合の他の重要な局面は、入力（独立）変数と出力 （従属）変数との間の区別である。

これまでに述べられた規則協議技術の非常に単純な拡張により推論エンジンを状 態事象制御装置および演鐸マシンとして使用することが可能になる。状態事象規 則をシステム状態を新しい状態にマツピングする動的規則として解し、正規の命 題機能を静的状態空間を表わす静的規則として解してもよい。

各規則はどちらの変数が入力および出力（それぞれ論理ｌおよび０）であるかを 述べる入力／出力ヘッダと共に拡張される。

たとえば次の規則を考えられたい＝　（ＡまたはＢ）＝Ｃ。

もしＡ、Ｂを入力変数として選択すれば、次の内部２進表示を得る： ＲＷＩ　０　０　０ ＲＷ２　０　１　１ ＲＷ３　１　０　１ ＲＷ４　１　１　１ 規則ワードＲＷ１．．．ＲＷ４は正規の正のインデックス形態である。この実施 例において、ＡおよびＢは独立であり、ＡおよびＢの各組合せは出力値と関連す る。

規則が協議される場合、ＢＶレジスタはＩ１０ヘッダの論理積を割当てられ、現 在のＢＶ値は：ＢＶ＝Ｉ１０およびＢＶ 入力および出力の間に何の区別もない規則（正規の静的規則）の場合に、すべて の変数は入力として取扱われるべきである。

規則が動的な場合、ＲＣレジスタは規則参照の後更新されない。この場合に、平 衡に対しての探索は同じ規則の数回の参照を含むこともある。

この実施例において、静的および動的規則は同じベースに混合することを許容さ れない。

推論エンジンの全体の動作は複数個の規則の取扱いを特に強調して説明される。

単一の規則と対応する状態ベクトル変数との論理積は説明されたところであり、 これは規則参照装置５で繰返し起こる。しかしながら１個以上の規則を存する規 則ベースで、規則ベースは参照のための規則を識別するために走査されなければ ならない。新しい情報を演鐸するいずれの規則も候補であり、調べなければなら ない。推論エンジンの独立した探索モジュールは規則ベース走査ネットワーク３ であり、これは規則リストレジスタ４に記憶された候補規則数を発生する。規則 調べの基準は軸の少なくとも１つが真または偽に束縛されなければならない、つ まり規則は限定された入力ベクトルの中に変数を含むということであり、現在の 局所的状態ベクトルは以前は同じ規則の入力状態ベクトルではなかった。共通の 軸を持つすべての候補規則は並列に実行可能である。候補が参照されるとき、新 しい探索は候補規則の新しい集合のＲＬを発見するために実行されなければなら ない（図２の規則制御フィードバック）。

状態ベクトル変換は最少の恒真式（またはＳｖによって表わされる信号における 最少の不明確さ）に達したとき終了する、つまり、候補規則リストＲＬが空っぽ のとき、または矛盾が協議中に識別されるときである。図６の例において、「シ ステムはスタンバイである」という入力情報と共に状態ベクトルの内容は 規則制御レジスタの内容は ＲＣ＝１　１ 規則制御レジスタの論理ｌは対応する規則が探索されるべきであることを意味す る。０により規則候補としてのその規則を無視することが可能になる。この場合 に双方の規則は調べるために受入れられる。変数制御レジスタは以下の値を有す る、 ＶＣ＝ＯＯ０１ ここで論理１は対応する変数が最後の状態探索以来ずっと束縛されていたとして 識別される。暗黙値としては、入力状態ベクトルの束縛された変数のすべてはｌ と識別される。

候補規則のリストは図９に例示されるように、ＶＣ，ＲＣおよびＰＳメモリから の情報を使用する規則ベース走査装置３によって決定される。数学的な表現は： ＲＬ、＝ＲＣ１および（または（ＶＣおよびＰＳ’）　、　）である。言い換え ると、変数制御ワードはＰＳについて別々の各行とＡＮＤをとられ、結果は図９ の第１のラインで示されるように、どの規則においてＶＣの束縛された変数が現 れるかを決定するために○Ｒをとられる。結果は図９の第２のラインで例示され るように要素ごとにＲＣと結合される。規則制御ＲＣレジスタはユーザが探索か ら規則を除外できるようにユーザアクセス可能であることもある。

規則リストレジスタＲＬで識別されたすべての規則は協議される。この場合第１ の規則のみが候補である。上に例示されるように、協議の結果はＲＯＴＡＴＩＮ Ｇが偽であるという演揮である。この情報は他の規則の新しい演澤を暗に示すか もしれない。それゆえに、ＲＯＴＡＴＩＮＧ変数はＶＣレジスタで１に設定され る： ＶＣ＝０　０　１　０ 説明ベクトルＥＶ７も更新される。第３の変数は規則１で演欅されたので、整数 値ｌはＥＶの第３の場所で記憶される、 ＥＶ＝０　０　１　０ もし規則協議が矛盾という結果になっていたら、ＣＲＮレジスタ６は現在の規則 数と共に更新され、探索は終結される。

３本の軸のうちの２本は束縛されるという事実のために現在の規則からさらなる 情報を演揮することは可能ではない。それゆえに、０は規則制御レジスタＲＣに おかれてこの規則をさらに調べることを妨げる： ＲＣ＝０　１ 規則ベース走査装置は規則制御フィードバックを行ない、かつ新しい規則リスト を決定するために今再活性化される。

そのプロセスは図１０に示され、図９のそれに類似している。ＶＣレジスタはＯ に初期化される。規則２はリストにおける協議のための唯一の規則であり、図７ を参照して上に説明されたのと類似のプロセスで協議される。結果は図１１に示 される。この（および図１６の下）の状態ベクトル変数において、値のＯおよび ｌは偽および真を表わすための簡潔さのために使用される。規則２における変数 のすべては今束縛されるので、ＲＣは０と共に更新される：ＲＣ＝０　０ 変数ＰＩＣＫＵＰは規則２で演揮されたので、説明ベクトルＥＶは更新され、 ＥＶ＝０　２　１　０ 規則制御フィードバックは規則ベース走査装置を再活性するために再び起こるが 、今回は規則制御ベクトルＲＣはＯで、かつ規則リストは０であるので、演鐸は 終了する。

当然ながら、さらに複雑な場合には、１個以上の変数が規則協議において演鐸さ れるかもしれない。

規則表示の正のインデックス形態は特に上に説明されてきた。しかしながら、配 列表現は図１２に示されるように使用可能である。図１２ａは上の例で使用され たように三次元配列と同じ規則を示す。再び、例は入力５ＴＢＹは真であるとみ なす。入力状態ベクトルと規則との論理積は規則（図１２（ｂ））と同じ構造を もつ配列であり、各軸上の射影はＯＲ機能（論理和動作）によって実行される。

明らかに、入力制約軸上の射影は同等の出力を与える。したがって、束縛されな い（恒真式）軸上で射影をすることは必要であるだけである。これは規則参照の 代替的な実現化例である、しかしながら、それはより複雑なパターン探索を要求 し、現在の技術で正のインデックス形態は最も速い参照速度を与える。

導出（レゾリュージョン）、肯定式または否定式のような周知の推論技術は、上 に説明された状態ベクトル変換によって直接に実行されるかもしれない。しかし ながら、誘導規則の決定、定理証明および仮説形成のようなより複雑なまたは複 合の推論はこの発明の装置および方法によって行なわれ得る。図１３は規則決定 装置１２、およびさらにレジスタＶＬ（変数リスト）、ＤＲ（誘導規則）および ＥＲＬ（説明規則リスト）と共に拡張された推論エンジンを示す。図３ｄはフロ ーチャートの形態で規則決定装置１２の動作の好ましい実施例を例示する。入力 ベクトルＶＬは含まれた変数を示す整数値を含む。図１４の例において、問題は 変数ＰＩＣＫＵＰおよび５ＴＢＹの間に誘導された関係を決定することであり、 それはＶＬ＝２　４である。

その関係は変数の組合せのすべての有効性をテストすることによって決定される 。もし出力ＣＲＮ　（矛盾規則数）が０であれば、組合せは有効であり、そうで なければ無効である。４つの可能性のある組合せが図１４に示され、結果は誘導 規則レジスタに記憶される。関係はＮＡＮＤ関係として認識される、つまり「シ ステムスタンバイ」および「ピックアップオンＪは決して同時に表われない。Ｃ ＲＮ、ＥＶおよびＰＳによって、規則のすべてを推論に含ませて説明規則リスト を作ることは容易であり：ＥＲＬ＝１　１、つまり双方の規則が含まれる。

図１５は誘導規則決定技術に基づく定理証明の原理を例示する。問題は予め規定 された規口ｑの集合がユーザが規定した結論を暗に意味することを証明すること である。この場合において、変数と結果との間に誘導された関係は要素ごとに結 果の２進表示と比較される。図６の規則ベースを考えると、その例はシステムが スタンバイであるか、ピックアップがオンであるかどちらかを証明することであ る。

証明すべき結果はＰＩＧＫＵＰと５ＴＢＹ　（図１５（ａ））との間の排他的Ｏ Ｒ関係である。ＰＩＣＫＵＰと５ＴＢＹとの間の誘導された関係（図１５（ｂ） ）は前の例で証明された。定理ＣはもしＤＲがＣを暗に示せば、つまりＤＲはす べての要素にとってＣ以下またはＣと同等であれば証明される。図１．５（ｃ） かられかるように、条件は満足されない。したがって、定理は証明不可能である 。

図１６は仮説形成を例示する。ここで出力状態ベクトルは既知であり、問題はそ の結論を暗に示すすべての入力状態ベクトル（前提）を決定することである。こ れは否定された制約出力状態ベクトルの原始演鐸（状態ベクトル変換）によって 実行される。図１６は図６と同じ規則に関連し、出力状態ベクトルｒＰ　ＩＣＫ ＵＰは偽である」か与えられる０図２６（ａ））。この状態ベクトルは否定され 、演鐸され、かつ再び否定され（図１６（ｂ））次の結論を与える： 「ディスクなし」、「ターンテーブル回転していない」または「システムはスタ ンバイである」は結論「ピックアップはオフであるＪを暗に示す。

代替的に、仮説形成プロセスは出力状態ベクトルを否定することなく実行可能で ある。この場合、最終使用者は既知の出力状態ベクトルと１つの集合の入力変数 を特定する。

システムは入力変数のすべての組合せを演鐸し、各演澤の結果を特定の出力状態 ベクトルと比較する。もし決定された出力状態ベクトルと特定された出力状態ベ クトルとが等しければ、対応する入力状態は記憶される。したがって、この仮説 形成プロセスの結果は出力制約を満足させる入力の組合せの集合である。

この発明は、少なくとも説明された実施例において、次の特徴および利点を提供 することがわかる、つまり知識ベースは各規則を真理値表に変換して小型の２進 フオーマツトで表わされる。それゆえに、知識ベースの大きさは規則の数にほぼ 比例し、状態変数の数から独立している。それゆえに、「組合せ爆発」には問題 はない。規則協議の間知識ベースの大きさは固定されたままである。

また規則はいずれの順序でも協議することができ、それゆえに並列に、つまり複 数個のプロセッサで規則を処理する可能性が存在し、はとんど無限の速度上昇の 可能性につながる。

論理変換は２進パターンの並列探索に基づく。この技術はいずれのプログラム言 語でも実現可能であるが、並列処理ハードウェアでの実現化例に適している。電 気、機械および光学装置を含むいずれのスイッチ回路技術も候補になり得るが、 明らかに半導体チップの実現化例は現在量も実務的である。説明された装置の構 成要素は、ＰＳメモリ１、規則ベースメモリ２、規則ベース走査装置３および規 則協議装置５を含んで、もし望まれればマイクロプロセッサのような汎用コンピ ュータで実現可能であり、その機能はたとえば図３ａないしｄで述べられたプロ グラムステップによって容易に実現可能である。

論理変換は規則ベースを変更することなく実行され、これは誘導規則が状態探索 の間に一時的に加えられる従来の取組み方とは正反対である。それゆえに、この 規則ベースは推論の間固定された大きさを有し、これは小規模のマイクロコンピ ュータシステムで実現化されるときに重要である。論理変換は従来の推論方法よ り少ない規則協議と高い実行速度をもって通常実行される。

実務において、論理変換は物理的実体の局面を表わす２進状態ベクトルの変換に つれて実行されるかもしれない。

入力状態ベクトルは既知のまたは測定されたシステム状態を表わし、システムは 入力状態ベクトルを発生する変換器のような物理的装置と直接に対話することが できる。出力はもちろん入力刺激（入力状態ベクトル）およびシステム制約（知 識ベース）に従って更新された状態ベクトルである。

状態ベクトルは真および偽のように取扱われるべき状態値としての恒真式（ドン トケア）および矛盾（不整合）を含むことが可能である。それゆえに、システム は不整合のまたは余分の知識を識別し、かつ巧みに処理することができる。

行なわれる推論方法のすべてはただ１つの基本論理変換に基づく。導出（レゾリ ュージョン）、肯定式または否定式のような周知の推論方法はこの新しい変換に よって直接に実行され得る。誘導規則決定または定理証明のような複合でかつ複 雑な推論技術もまた、並列または逐次処理を使用して２つ以上の状態ベクトル変 換によって直接に実行される。

この新しい推論技術により実時間プロセス制御のための小規模マイクロコンピュ ータシステムを含む多くの重要な新しい応用分野に人工知能を導入することが可 能になる。

１つの可能性のある形態において、この発明はマイクロコンピュータ、または他 の制御装置のためのコプロセッサで、専用集積回路として、またはコンピュータ のアドレスおよびデータバスに接続されるように適用されたボードとして具体化 することが可能である。ソフトウェアはＰＡＳＣＡＬ、ＡＰＬおよびＣのような 工業用制御で共通に使用されるプログラミング言語と共にコプロセッサをインタ ーフェイスするために準備され、それによってこれらの言語に書込まれたプログ ラムはコプロセッサで情報処理ルーチンを呼出すことができる。

この発明を２つの状態を有する変数と関連して説明しできたが、変数が連続の範 囲にわたって値をとることが可能なシステムにおいて使用可能である。かかるシ ステムにおいて、レンジは比較的小さなサブレンジに分割され、変数値が小さい サブレンジの１つ内にあるかないかは、２進形態で表現可能であり、説明された 技術で処理可能である。

さらに、この発明はいわゆるファジー論理システムに拡張することが可能であり 、このシステムにおいて各規則状態は規則ベースメモリ２に記憶される組合せと 関連して確率値を記憶することによっである確率値を有する。これらの値は状態 ベクトルおよび規則ベース情報の処理の間、または処理後に処理され得る。

（Ｃ）イシチ襟セン帷’ｉｌヨｔｈＩＱ　金体化　）；ＦＩＧ　、　３ 人Ｍし＞プ７：　ＳＶ　にｍｉｅ；７１−１し）、ＶＣ（％’ｌｒ中１’（’ｉ ｑ　）、ＦＩＣ（ｆｆｌｌＪＩＪｔｐ）払雫しジフ９’　、　ＳＶ、　ＥＶ　（ 凸し目べ゛クトｊし　）、　ＣＲＮ　に牙偽列し叉り数　）ノニヅフ了しジ”ス 、Ｉｔ：ＲＬ（ヌＩＩ！リソ＾ト）催′−５″ンｆ）　所ら７１０− ＡＰＬ−携叱互竪（剰シ ＦＩＧ　、　３ｂ １判を幻ｕＪ１一旦 ＡＰＬ−撲牝踪 ｈ・ｔ−壁叱＝（ｋ７’？、’　ＦＩＧ　、３Ｃ３ＦＩＧ、３ｄ２ ・・・−積陪一・・（例１１≠卸 ｌ）イ各う含６１）　建”ｒＩＡづｑ窃、レン′ス７ル゛」１・　矛乙Ｚ−汎私 −〇２／イ ＃Ｌ’Ｊｌ・　テシフー」亀１−扉イ ズ契ズ罠リ　ノｊし！リ　ノｕＩＪ −−会、　−→−−一中一 １妥数　ＦＩＧ　、　７３ ＦＩＧ、７５ （ｃ） ＦＩＧ　ｉ６ 七嶋毛、〆７１．−Ｉし１り柔かンレ、＄４　免かフ非りし“’ｌｉ工φづ補正 音の写しく翻ｆｌ提出書（特許法３１１１８４条の８）平成　３年　８月　２日 ｇ

Claims (17)

【特許請求の範囲】
1. １．複数個の構成要素からなることが可能な入力信号（ＳＶ）の不明確さを削減 するための信号処理装置であって、組合せが可能かどうかを示す前記構成要素の 組合せの組の信号表示を記憶するための手段（１、２）と、前記入力信号を受信 して、限定された前記入力信号の構成要素についての情報を含むいずれかの集合 を識別するための手段（３）と、それぞれの識別された集合から入力信号の構成 要素の値と一致した組合せを識別するための手段（５）と、識別された組合せか ら入力信号の少なくとも１つの構成要素の値についての情報を決定するための手 段（５）とを含む、信号処理装置。
2. ２．入力信号の構成要素は物理的実体の局面の２進表示を含む、請求項１に記載 の信号処理装置。
3. ３．入力信号の各構成要素は２つの可能性のある状態、恒真式および不整合をそ れぞれ表わす４つの値の１つをとることが可能な、請求項１または２に記載の信 号処理装置。
4. ４．記憶手段は可能であると知られている前記構成要素の組合せを各々が表わす ２進コードの配列を記憶するように配列された、請求項１、２または３に記載の 信号処理装置。
5. ５．記憶手段はどの集合の組合せが前記構成要素の個々の構成要素を含むかを示 す情報を記憶するためのメモリ手段をさらに含む、いずれかの先行する請求項に 記載の信号処理装置。
6. ６．入力信号を受信し、かつ限定された前記入力信号の構成要素についての情報 を含むいずれかの集合を識別するための手段は、処理されるべき前記集合のリス トを記憶するための規則リスト記憶装置を含み、前記リストは入力信号とメモリ 手段との内容に基づいて決定される、請求項５に記載の信号処理装置。
7. ７．入力信号のどの構成要素が新しく評価されたかを示すように配列された制御 レジスタと、制御レジスタの情報に付加的に基づいて新しいリストを決定するた めの手段とを含む、請求項６に記載の信号処理装置。
8. ８．規則リスト記憶装置が処理されるべき集合を何も含まなくなるまで、または 不整合が検出されるまで、入力信号を繰返し処理するように配列された、請求項 ６または７に記載の信号処理装置。
9. ９．組合せの集合の信号表示は入力信号の構成要素の順序に対応するように順序 づけられたビットを有する２進ワードを含み、入力信号の各構成要素は２つの２ 進ビットを含み、前記装置は２つのレジスタを含み、それは入力信号の上部ビッ トを含むものと下部ビットを含むものであり、さらに２進ワードと１つのレジス タの内容との論理和をとり、かつワードの補数と他方のレジスタの内容との論理 和をとるための手段を含む、いずれかの先行の請求項に記載の信号処理装置。
10. １０．どの集合が入力信号の各値の決定に至るかの表示を記憶するためのレジス タ手段を含む、いずれかの先行する請求項に記載の信号処理装置。
11. １１．記憶手段、受信および識別手段、識別手段ならびに決定手段は適当にプロ グラムされたコンピュータによって形成される、いずれかの先行する請求項に記 載の信号処理装置。
12. １２．コンピュータのためのコプロセッサの形態をとる、いずれかの先行する請 求項に記載の信号処理装置。
13. １３．物理的実体の局面を各々が表示する複数個の構成要素からなることが可能 な入力信号（ＳＶ）の不明確さを削減するための信号処理方法であって、組合せ が可能かどうかを示す前記構成要素の組合せの集合の信号表示を記憶することと 、限定された前記入力信号の構成要素についての情報を含むいずれかの集合を識 別することと、それぞれの識別された集合から入力信号の構成要素の値と一致し た組合せを識別することと、識別された組合せから入力信号の明確でない構成要 素の値を決定することとを含む、信号処理方法。
14. １４．記憶された規則情報の使用によって入力信号の情報内容を高める方法であ って、入力信号の変数に各々が対応する複数個の２ビットの対として信号をレジ スタ手段に記憶することを含み、規則情報は入力信号と同じ態様で順序づけられ た変数の許容できる組合せを各々が表わす２進ワードとして記憶され、さらに第 １のビットの対のすべてを第１の信号構成要素として解し、かつ第２のビットを 第２の信号構成要素として解することと、ＯＲ関係で規則２進ワードを第１およ び第２の構成要素の一方と結びつけることと、ＯＲ関係で２進ワードの補数を第 １および第２の構成要素の他方と結びつけることと、結果として生じる組合せ出 力信号としてレジスタ手段に記憶することとを含む、方法。
15. １５．複数個の変数の間の関係を各々が表わす１つの集合の規則に含まれた情報 に従ってデータを処理する方法であって、変数の特定の組合せは許容できるかど うかを示す複数個の第１の２進ワードと、規則に各々対応し、かつその規則にど の変数が含まれるかを示す第２の複数個の２進ワードとに各規則を変換すること を含み、第１および第２のワードの個々のビットはすべての第１および第２のワ ードにおいて同じ順序で順序づけられた個々の変数に対応し、さらに前記変数の 少なくとも１つの既知の値を含むデータを解することと、第２のワードから既知 の１つまたは複数の変数を含むいずれかの規則を識別することと、識別された規 則に対応する第１のワードを選択することと、少なくとも１つの他の変数の値を 決定するために選択されたワードを使うこととを含む、方法。
16. １６．第１のワードは、それぞれの規則に含まれた変数の許容できる組合せのす べてを含むように、正のインデックス形態で規則を表示する、請求項１５に記載 の方法。
17. １７．複数個の変数の間の関係を各々が表現する１組の規則に含まれた情報を処 理するための規則表現装置であって、変数の特定の組合せは許容できるかどうか を各々が示す２進ワードを記憶するように配列された規則メモリ（ＲＭ）を含み 、前記ワードは組合せのそれぞれの変数を表わすビットを含み、各ワードのビッ トは特定の変数が対応する規則に含まれるかどうかを示し、かつ規則メモリワー ドに関連した変数の順序は制御メモリワードのそれと同一であってそれぞれの２ 進ワードを各規則ごとに記憶するように配列された制御メモリ（ＰＳ）と、特定 の規則が要求されることを示す制御メモリの出力に応答して特定の規則の各規則 メモリ２進ワードヘのアクセスを与えるアドレス指定手段とを含む、装置。