JPS6342094A

JPS6342094A - 集積化したｍｏｓ型スタティックｒａｍに１ビットの情報を記憶させる方法、この方法を実施するためのトランジスタ、およびその結果得られるメモリ

Info

Publication number: JPS6342094A
Application number: JP62191509A
Authority: JP
Inventors: アラン　ブドゥー; ブリアン　ドイル
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1986-07-30
Filing date: 1987-07-30
Publication date: 1988-02-23
Also published as: DE3773304D1; US4843442A; FR2602367A1; EP0258075A1; EP0258075B1; FR2602367B1; ES2026924T3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、集積化したＭＯ３型スタティックＲＡＭのセ
ルに１ビットの情報を記憶させる方法、この方法を実施
するためのＭＯＳトランジスタ、およびその結果得られ
るスタティックＲＡＭに関するものである。

従来の技術集債メモリは半導体基板上に形成されたメモリであり、
ＩＣメモリもしくはＩＣチップと呼ばれている。一般に
、メモリは、マトリックス状に配置された複数のセルが
格子状に直交する線にそれぞれ接続された形態をとる。

通常は、これらの線の中に、各セルのアドレスに使用さ
れる互いに直交する線が存在している。１つのセルにア
ドレスするには２つのデコーダを用いる。各デコーダは
、このセルに接続されたそれぞれが行と列を示す２本の
直交する線を指定する。

本発明は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）に関する。このメモリでは、情報を随意に書
込んだり、読出したりすることができる。従って、アド
レス線のほかに、各セルに１ビットの情報を記憶させた
り各セルの内容を読出すための互いに直交する一群の線
が存在している。これらの線は、コマンド信号Ｃ３とこ
の信号の状態に応じてデータの読出しもしくは書込みを
命令するＲ／”ｖＶ倍信号より制御されるコマンド論理
手段に接続されている。

このコマンド論理手段は、メモリに書込むデータの人力
とメモリから読出すデータの出力とを備えている。一般
に、ＲＡＭに記憶されている情報は、電圧を印加するこ
とを止めるとすべて失われてしまう。

ＲＡＭにはダイナミックメモリとスタティックメモリの
２種類がある。本発明は、各セルがＭＯ３型電界効果ト
ランジスタからなる双安定フリップ・フロップ回路を備
えるＭＯ３型スタティックメモリに関するものである。

フリップ・フロップ回路の２つの状態は、各々、１ビッ
トの情報である「０」と「１」の２つの数値によって表
わされる。

発明が解決しようとする問題点スタティックＲＡＭの長所は、１つの状態から他の状態
に迅速に切り換えることが可能である点である。しかじ
、スタティックＲＡＭの主な欠点は、セルを形成するの
に大きな面積が必要とされることである。現在までのと
ころ、双安定フリップ・フロップ回路の構成には各々が
負荷抵抗を備える２つのＭＯＳトランジスタが必要であ
る。さらに、これに加えて、２つのアドレス用トランジ
スタがさらに必要とされる。このアドレス用トランジス
タが導通状態になるということは、このアドレス用トラ
ンジスタに接続されたセルが選択されたことを意味する
。従って、各セルの面積を小さくするには、トランジス
タのサイズを物理的に小さくするか、あるいは、複数の
トランジスタを適切に組合わせる以外に方法がない。

本発明の主な目的は、各セルを構成するトランジスタ数
を少なくすることにより集積化したスタティックＲＡＭ
内のセルの高集積化を可能にすることである。

問題点を解決するための手段ＭＯ３型スタティックＲＡＭのセルに１ビタトの情報を
記憶させるための本発明の方法は、このセルを構成する
ＭＯＳトランジスタのチャネルをドーピングすることに
よりこのＭＯＳトランジスタのサブスレッショルド伝導
状態でヒステリシス現象を発生させ、このヒステリシス
ループを利用してこのＭＯＳトランジスタへの１ピント
の情報の書込みおよび読出しを行うことを特徴とする。

その結果得られるＭＯＳトランジスタは、サブスレッシ
ョルド伝導状態でヒステリシス現象を示すことを特徴と
する。

従って、本発明による集積化ＭＯ３型スタティックＲＡ
Ｍは、少なくとも１つのセルが記憶素子としてサブスレ
ッショルド伝導状態でヒステリシス現象を示すＭＯＳト
ランジスタを備えることを特徴とする。

本発明の特徴および利点は、添付図面を参照して行う以
下の説明によってより明らかとなろう。

ただし、この説明は、本発明の１実施例にすぎない。

実施例第１図は、シリコン半導体基板１１上に集積化したスタ
ティックＲＡＭｌ０の部分図である。本発明のＭＯＳト
ランジスタ１２の位置での基板１１の横断面図が示され
ている。トランジスタ１２は従来のＭＯＳトランジスタ
と同じ構造であり、ソース電極１３、ドレイン電極１４
、ゲート電極１５、基板電極１６からなる４つの電極を
備えている。基板１１にはトランジスタのソース領域１
３ａとドレイン領１１４　ａが形成されており、誘電体
層１７が基板の上に形成されている。ソース電極１３、
ドレイン電極１４およびゲート電極１５は基板１１上に
形成された導体層であり、誘電体層１７を貫通して各々
、トランジスタのソース領域１３ａ１ドレイン領域１４
ａおよびゲート１５ａと接触している。ゲー）１５ａは
、基板１１上のソース領域１３ａとドレイン領域１４ａ
の２つの領域間にある誘電体薄膜上に設けられている。

この誘電体薄膜はゲート酸化膜１８を構成し、基板とこ
のゲート酸化膜１８の間にはインターフェース２０が形
成される。ゲート酸化膜１８を構成するこの誘電体薄膜
は、一般に二酸化ケイ素（Ｓ１０２）からなる。

一方、ゲート１５ａは、強くドーピングした多結晶シリ
コン、金属、または両者の組合せである。このトランジ
スタのチャネル１９は、基板上のソース領域１３ａとド
レイン領域１４ａとの間に位置し、かつ、ゲート酸化膜
１８の下にある領域である。また、図示した基板電極１
６は基板１１の背面を被覆している。さらに、基板電極
１６は基板１１と同じ伝導の型に強くドーピングされた
領域とすることができるため、表面がトランジスタ１２
によって占められた区域の外側に配置された電極にアク
セスすることができる。トランジスタ１２はＮ−ＭＯＳ
型またはＰ　−Ｍ　ＯＳ型である。一般に、動作状態の
トランジスタ１２は、ドレイン電極１４には電圧Ｖ、が
、ゲート電極１５には電圧Ｖ９が印加されている。また
、ソース電極１３と基板電極１６には、図示したように
同一の電圧、すなわちソース電圧Ｖ、が印加されている
。ソース電圧Ｖｓは、通常、ドレイン電圧とゲート電圧
に対する基準の役を果たす。

添付したグラフに示した実験結果は、以下の特性を有す
るトランジスタ１２について得られたものである。この
トランジスタは、短チヤネルトランジスタである。長さ
はトランジスタ内を流れる電流の方向に沿って測定する
ことになっている。一般に、ゲートのサイズ（図示した
部分の長さ）が約５μｍ未満のトランジスタを短チヤネ
ルトランジスタと呼ぶ。実際、ゲー）１５ａの長さは２
．５μｍである。ゲートの酸化膜１８の厚さは、７０Ω
ｍである。

基板１１はＰ型であり、その抵抗率は１８Ω・ｃｍであ
る。ソース領域１３ａ　とドレイン領域１４ａｌ′！Ｎ
型であり、その厚さは４００ｎｍである。基板は１０５
０℃で３０分間アニールするが、スレッショルド注入モ
バンチスルー注入も行わない。本発明のトランジスタの
特徴は、グラフに示した測定結果に関して以下に行う説
明によってより明らかとなろう。

その前に、従来のＭＯＳトランジスタの動作の特徴を第
２図を参照して復習しておく。第２図は、ドレイン−ソ
ース電流Ｉｄｓの特性曲線を、従来のＭＯＳトランジス
タに印加したゲート−ソース電圧Ｖ、Ｓの関数としてリ
ニアスケールで図示したグラフである。このＭＯＳトラ
ンジスタは、実験を行ったトランジスタ１２と同様のＮ
−ＭＯＳ型である。一般に、従来のトランジスタに印加
されるゲート電圧Ｖ９、は正である。図示した特ｉ生曲
線は、ドレイン−ソース電圧Ｖｄｓが所定のパラメータ
１直である場合に対応する。その他のパラメータ値に対
応する特性曲線は図示した曲線とほぼ同一の形態を有す
る。図示した曲線の連続した部分はこのトランジスタの
標準伝導状態に対応する。この部分はほぼ直線であり、
ｙ　ｑｓが大きな値になって初めて曲がる。直線部分の
延長線が電圧Ｖ、ｓ軸と交わる点がトランジスタのしき
い値電圧Ｖ、である。

標準伝導状態の直線状の部分は、以下の式％式％）で表わすことができる。ただし、Ｂはトランジスタの相
互コンダクタンスを表わす係数である。上記の特性曲線
の破線部分は、ＭＯＳトランジスタのサブスレッショル
ド伝導状態（しきい値電圧よりも小さい電圧での伝導状
態）を示す。この部分はしきい値電圧Ｖｔよりも小さい
ゲート電圧Ｖ、。

に対応している。この部分は、Ｎ　−Ｍ　ＯＳ短チヤネ
ルトランジスタに関して成り立つ以下の近似式％式％）
］（但し、ａとｄは所定の係数である）で表わされる。

第３図は、前記の実験条件における、第１図に示したト
ランジスタ１２と同様の本発明によるＭ○Ｓトランジス
タの伝導特性曲線を示すグラフである。この条件では、
しきい値電圧ＶｔはほぼＯＶである。このグラフは、パ
ラメータであるゲート−ソース電圧Ｖ、ｓの様々な値に
ついて、トランジスタ１２のドレイン−ソース間の電流
Ｉｄｓの変化をドレイン電極１４とソース電極１３の間
の電圧ＶｄＳの関数として示したものである。

一般に、全曲線は実際には始点（Ｖｄ−＝０およびＬ−
＝０）から出発する。Ｖｔ＝ＯＶなノテ、トランジスタ
１２の標準伝導を示す曲線はＶ　ｑｓが正の値のときに
得られる。例えば、これらの曲線は、しきい値電圧Ｖｔ
が０である場合の第２図のグラフの曲線の連続部分に対
応する。第３図に示した対応する曲線は、従来の短チャ
ネルＭＯＳトランジスタの典型的な曲線である。各曲線
は、はぼ水平であり、わずかに上昇している（５極管型
の曲線）。Ｖｄ５Ｏ値が大きくなる程、電流１ｄｓの上
昇の勾配が明らかに大きくなるという傾向がある。

しかし、アバランシェ効果によってトランジスタが破壊
されるのを防ぐためには、この勾配を制限しなければな
らない。

第３図にはまた、上記のトランジスタのサブスレッショ
ルド伝導状態に対応するグラフも示されている。このグ
ラフは、前記の条件でゲート電圧Ｖ、ＩＳを負にするこ
とにより得られる。Ｖｑｓ＝　　０．５Ｖおよびｖ、、
＝−ｔ、２５ｖに対応する曲線にはもはや上記の曲線の
ような水平部がない。従って、このような曲線を３極真
空管壁曲線と呼ぶ。この曲線は周知であり、第２図のグ
ラフの曲線の破線部分に示したような従来の短チャネル
ＭＯＳトランジスタのサブスレッショルド伝導状態に対
応する。

結局、ゲート電圧Ｖ、Ｓが＋２．５Ｖ〜−１，５Ｖの場
合について図示した曲線全部が、チャネルのドーピング
が最適化されていない短チヤネルトランジスタの典型的
な動作曲線として公知である。実際、トランジスタ１２
のチャネル１９の抵抗率は基板１１の抵抗率と等しい。

すなわち、本実施例では１８Ω・ｃｍである。この条件
では、第３図に示した５極管型および３極管型の曲線は
、トランジスタに要求される標準動作を行うには不適当
であると考えられる。従って、そのようなトランジスタ
は市販の電子回路には使用されない。市販の電子回路は
、周知の方法によってドーピングを最適化したトランジ
スタを備える。この結果、要求される典型的な特性曲線
が得られる。従って、チャネルのドーピングが最適化さ
れていないトランジスタ１２の動作は、今日まで特に研
究の対象とされたことはなかった。以下に説明する本発
明は、そのような研究の結果である。

第３図のＶｌ、＝−２，ＯＶに対応するグラフが、本発
明を簡単に示している。実際、この曲線はドレイン電圧
ＶｄＳの高い（約１４Ｖ）領域で不連続性を示している
ことが分かる。一般に、本発明が関係するのは、トラン
ジスタ１２にこのような不連続性が現れるサブスレッシ
ョルド伝導状態の領域である。この範囲を第４図のグラ
フに詳細に示した。

このグラフは第３図のグラフと類似しているが、ドレイ
ン電圧Ｖｄｉの大きい領域でのトランジスタ１２のサブ
スレッショルド伝導に対応する曲線をより詳細に示した
ものである。図示した曲線は、ドレイン電圧ＶｄＳを１
１Ｖから１６Ｖへとゆっくりと大きくし、次にゆっくり
と１１Ｖに戻して得られた。

ゲート電圧が−１，０５Ｖのときには曲線にはまったく
不連続性がない。従って、この曲線は、第２図の曲線の
不連続部分に示したような短チャネルＭＯ８電界効果ト
ランジスタの正常なサブスレッショルド伝導状態に対応
する。Ｖ、５＝−１，３５Ｖの場合には、Ｖｄ、＝１２
Ｖの位置に肘形に曲がった部分が見られる。これは、周
知のサブスレッショルド伝導状態における異常を示す。

Ｖ７．＝−１，６５Ｖの場合には、明らかなヒステリシ
ス効果が現れる。

ドレイン電圧を大きくするとＶｄ５＝１３Ｖで不連続が
現れる。しかし、電圧を下げてくる場合には、Ｖｄ−＝
１２．７Ｖになって初めて不連続が生じる。これらの曲
線にから、ゲート電圧が負の方向に大きくなるにつれて
ヒステリシス効果が大きくなることが分かる。例えばＶ
、５＝−２，２５Ｖのときには、２つの不連続点は約１
．３Ｖ隔てられている。ゲート電圧がより低い場合、往
きの走査の際にトランジスタがソース−ドレイン電圧に
よるアバランシェ降伏領域に入るときにはヒステリシス
効果は消える。

第５図のグラフには、第４図のグラフに対応する本発明
の範囲のトランジスタ１２に印加するドレイン電圧Ｖｄ
ｓの様々なパラメータ値について、ドレイン−ソース電
流Ｉｄｓの変化をゲート電圧Ｖ、。

の関数として表わした曲線を示す。すなわち、第５図は
、本発明のＭＯＳトランジスタのサブスレッショルド伝
導状態の代表的な領域に対応する部分を第２図のグラフ
から拡大して取り出した図である。しかし、第５図のグ
ラフは、ゲート電圧Ｖ、ｓをリニアに−１〜−３ｖまで
変化させる際の電流Ｉｄ、ノ変化の幅が大きい（ナノア
ンペアからミリアンペアへ）ことを考慮しで、片対数で
表わしである。小さなドレイン電圧（Ｖｄ、＝１２．５
Ｖ）に対応する曲線には不連続がない。従ってこの曲線
は第２図の曲線の破線部分によって示したような従来の
ＭＯＳトランジスタの周知のサブスレッショルド伝導状
態に対応する。電流が指数関数的に変化することは、第
５図の片対数グラフに示したＶｄ５＝１２．５Ｖの曲線
に直線部分があることに表われている。ヒステリシス効
果は、Ｖｄ−＝１３．３Ｖになると現れる。しかし、２
つの不連続部分は極めて近接している。ｖｄ、＝１４．
ＩＶになるとヒステリシス効果がはっきりする。このヒ
ステリシス効果は、ドレイン電圧が大きくなるにつれて
大きくなる。

ｖ、、＝１５．７Ｖのときには２つの不連続部分はＩＶ
隔てられる。弱い電流（約１マイクロアンペア未満）に
対応する直線部分は、Ｖｄ、＝１２．５Ｖについての曲
線のサブスレッショルド伝導に類似した周知のサブスレ
ッショルド伝導状態に対応する。電流がそれより強い場
合、電流の向きが変わった後の電流は、やはり第３図か
ら分かるように放物線に従って変化する。このタイプの
変化は、空間電荷によって電流が制限された状態に対応
する。

サブスレッショルド伝導状態における本発明のトランジ
スタのヒステリシス現象は以下のように説明される。こ
の説明によって本発明のトランジスタを得るために必要
な条件を知ることができよう。ヒステリシス現象が生じ
る程に大きなドレイン電圧Ｖｄｓでドレイン領域１４ａ
の近接部にイオン注入を行って、この領域に電子と正孔
の対を形成する。アバランシェによって形成された正孔
は、電位の低い領域、すなわちソース電極１３、基板電
極１６に向かって加速される。また、ゲート電圧が負の
場合には、この正孔は、インタフェース２０に向かって
加速される。ゲート電圧が負の場合、基板電極１６まで
達する正孔による電流は、基板１１とソース領域１３ａ
の接合のバイアスを小さくして、短チヤネルトランジス
タ内で負性抵抗による降伏（スナップバック降伏）を起
こさせるには十分ではない。

弱くドーピングされた基板１１上にある短いゲート１５
ａを備えるトランジスタにおいては、基板に電位分布を
つくることによってインターフェース２０の下の深さ０
．１〜０．３マイクロメートルの所に鞍点Ｓを生じさせ
ることができる。これは、例えば雑誌［電子デバイスに
ついてのＩ　ＥＥＥ会報（ＩＥＥＥ　Ｔｒａｎｓａｃｔ
ｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）
　」１９７９年、εＤ−２６，４５３−４６１ページに
記載されたトヤベ（Ｔｏｙａｂｅ）他の著になる論文「
２次元解析による短チャネルＭＯ３ＦＥＴのしきい値電
圧と降伏電圧の解析的モデル（＾ｎａｌｙｔｉｃａｌ　
Ｍｏｄｅｌｓ　ｏｆＴｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇ
ｅ　ａｎｄ　Ｂｒｅａｋｄｏｗｎ　Ｖｏｌｔａｇｅ　ｏ
ｆＳｈｏｒｔ　Ｃｈａｎｎｅｌ　！ＪＯ３ＦＥＴ’ｓ　
Ｄｅｒｉｖｅｄ　ｆｒｏｍ　Ｔｗｏ−Ｄｉｍｅｎｓｉｏ
ｎａｌ　Ａｎａｌｙｓｉｓ）　Ｊに記載されている。

電位を鞍の形態に分布させる場合には、ある平面内の最
小電位点は、この平面と直交する平面内の最大電位点に
対応する。ドレイン−ソース電流Ｉｄｓが上記の条件で
流れるのは、この鞍点を介してである。短期間の間にイ
ンターフェース２０に蓄積される正孔のために基板１１
の内部の電位の分布が変化する。従って、インターフェ
ース２０の電位に応じて鞍点Ｓの電位の値が変化する。

また、インターフェース２０に蓄積された正孔は鞍点Ｓ
を通って基板電極の方に逃げる。静止状態では、この正
孔は、アバランシェによって形成されてドレイン領域１
４ａから出た同量の正孔に置換される。鞍点のポテンシ
ャル障壁の低下は、インターフェース２０の位置に静的
電荷が存在していることに対応する。しかし、往きの走
査の際、電流方向の転換点（開始点）では、インターフ
ェース２０を充電スる電流は常に漏れ電流より大きい。

従って、もはや定常状態にすることができない。この結
果として鞍点の位置での電位の低下が続くためドレイン
とソースの間の電子による電流が増大する。電子による
電流が増大すると、アバランシェによって多数の正孔が
形成され、従って次第にインターフェース２０が充電さ
れる。この結果、正のフィードバックが可能になる。こ
のことは、第４図および第５図に示した特性曲線中の負
性抵抗に現れている。第６図はこの事実をグラフによっ
て示したものであり、このグラフには電流によりトラン
ジスタ１２を制御してゲート電圧Ｖ１．を様々な数値に
変えた場合の電流Ｉｄｓの変化がドレイン電圧ＶｄＳの
関数として示されている。各曲線の線Ｄ＋とＤ２との間
に含まれる部分が負性抵抗の存在を示している。この状
態は、十分に電流が大きくなってキャリヤの濃度とドー
パントの濃度が等しくなるまで続く。両者の濃度が等し
くなったとき、トランジスタは空間電荷によって電流が
制限された状態になる。この状態では、以後の電位分布
の変化は空間電荷により制限される。

ループの復路では、電圧が低下してドレイン−ソース電
流１ｄｓが可動キャリヤの濃度と固定キャリヤの濃度が
等しくなるような値になるまで、この状態が空間電荷に
よって制限される状況が続く。

上記の点まで電圧が低下すると、空間電荷によって電流
が制限される状態はもはや維持できなくなる。従って、
トランジスタ１２は、電流がしきい値以下の状態に再び
戻る。

この説明により、本発明によって明らかにされたヒステ
リシス現象を生じさせるためには鞍点の位置が重要であ
ることが分かる。ヒステリシス現象は、ドーピングを最
適化した従来のＭＯＳトランジスタとは異なり、基板の
特殊なドーピングによるものであることがこの説明によ
り明らかにされた。より正確には、鞍点Ｓがインターフ
ェース２０の丁度真下に存在するようにドーピングは弱
くなければならない。しかし、ドーピングがあまり弱す
ぎて、空間電荷によって電流が制限される状態（この状
態は低い電流値のときに実現する）のためにドーピング
がマスクされてはならない。図示した実施例では、ドー
ピングによって基板に１８Ω・ｃｍの抵抗が与えられた
。すなわち、従来のトランジスタの通常のドーピングに
比較すると基板が強くはドーピングされていない。さら
に、従来の理論では、ヒステリシス効果は短チヤネルＭ
ＯＳトランジスタでしか生じないと考えられている。

また、この理論によると、パンチスルー効果に対するあ
らゆる注入（バンチスルー注入）を行うと、ヒステリシ
ス現象が現れにくくなる。

要するに、基板が弱くドーピングされており鞍点Ｓがイ
ンターフェース２０の丁度真下にあるが、低い電流値に
より発生する空間電荷によって電流が制限される状態の
ために、マスクされることはない程度にドーピングが強
い場合に、ＭＯＳトランジスタのサブスレッショルド伝
導状態でヒステリシス効果が生じる。

ヒステリシス現象は、一般に、１ビットの情報を記憶さ
せるメモリ素子を構成するために開発された。この素子
のヒステリシスループを１回まわる途中で得られる２つ
の安定した状態は、各々２進数値の「０」と「１」を示
す。従って、本発明のトランジスタ１２は、第１図のメ
モ１月０のような半導体チップ上に集積化されたメモリ
の各セルにそれ自体で１つのメモリを構成することがで
きるのが好ましい。上記のトランジスタはバイアスに応
じて１つの状態から他の状態へ移行することができるの
で、メモリ１０はＲＡＭ型である。従って、従来のＲＡ
Ｍと同様に、本発明によるメモリ１０は印加電圧がない
とその情報を失う。また、本発明によるＲＡＭ１０ｔよ
スタティック型でもある。というのは、情報記憶が様々
なダイナミックメモリと同様にコンデンサなしで行われ
るからである。換言すれば、集積化したスタティックメ
モリの各セルでは、本発明のトランジスタ１２１つのみ
とその負荷抵抗を、２つのＭＯＳトランジスタと２つの
負荷抵抗を備える双安定フリップ−フロップ回路の代わ
りに用いることができる。第７図は、本発明による集積
化スタティックＲＡＭ内にトランジスタ１２を用いたメ
モリセル２１の構成の１実施例を示す図である。第８図
は、第７図に示したセル２１の動作を示すグラフである
。

第７図に示したセル２１では、トランジスタ１２は第８
図に太線で示した特性曲線２２を有すると考えられる。

この特性曲線２２は、電圧Ｖ、、＝Ｖ、となるまでの往
きのスイッチングと電圧Ｖｄ１＝Ｖ、となるまでの戻り
のスイッチングを示す。便宜上、特性曲線２２は以下の
部分に分割する。参照番号２２ａはＶｄｓがＯＶからＶ
、になる部分、参照番号２２ｂはＶｄｓがＶｂからＶ、
になる部分である。参照番号２２Ｃは、往きのスイッチ
ングの前面部を示し、参照番号２２ｄは特性曲線のＶｄ
１＞Ｖ、の電圧に対応する部分である。参照番号２２ｅ
は、戻りにおいてＶｄｓがＶｌとＶｂ　との間にある部
分である。参照番号２２ｆは、戻りのスイッチングの前
面部である。第７図に示したメモリセル２１は、トラン
ジスタ１２、書込み装置２３、ならびに読み出し装置２
４を備える。トランジスタ１２は、ゲート電極１５とソ
ース電極１３がグラウンドに接続され、ドレイン電極１
４が点Ａに接続されている。図示した書込み装置２３は
、また、トランジスタ１２の負荷抵抗の役割を果たす。

例えば、セル２１の書込み装置２３は、Ａ点と行書込み
線Ｗｒと列書込み線Ｗｃとの間に設置される。書込み装
置２３はトランジスタ２３ａを備えている。このトラン
ジスタは、ソースがＡ点に接続されており、ドレインが
Ｗｒ線上のＢ点に接続されており、ゲートがＷｃ線上の
点Ｃに接続されている。セル２１の読出し装置２４は、
Ａ点と行読出し線Ｒｒと列読出し線Ｒｃとの間に接続さ
れている。この読出し装置２４は、２つのトランジスタ
２４ａと２４ｂを備える。トランジスタ２４ａは、ソー
スがＡ点に接続され、ドレインがトランジスタ２４ｂと
共通のＤ点に接続され、ゲートがＲｃ線上のＥ点に接続
されている。トランジスタ２４ｂは、ソースがグラウン
ドに接続され、ドレインがＲｒ縁線上点Ｆに接続されて
いる。４本の線ＷｒＳＲｒＸＷｃ。

Ｒｃが集積メモ１月０に沿って延在しており、各々、セ
ル２１と同じ行および同じ列のセルに接続されているの
は明らかである。前述したように、行と列に関するすべ
ての線が論理制御手段（図示せず）に接続されている。

セル２１の動作を第８図を参照して以下に説明する。点
Ａ−Ｆの論理状態を各々ＶＡ−Ｖ、とする。

ＶＡ＝ＯのときのＡ点の電圧をＶＡＯ，ＶＡ　＝　１の
ときのＡ点の電圧をＶＡＩ、■、二〇のときのＢ点の電
圧をＶＢＯｌ・・・と表わす。初期状態ではトランジス
タ２３ａのＢ点と０点に所定のバイアス電圧が印加され
て、各セルとトランジスタ１２が論理状態「０」と「１
」のいずれか一方に対応する安定状態にされる。トラン
ジスタ２３ａは、本発明のトランジスタ１２の負荷を構
成する。トランジスタ１２を本発明に適した動作条件で
使用した場合のトランジスタ２３ａの負荷特性は第８図
に示したようにほぼ直線りになる。まず最初に、安定電
圧Ｖ。

＝ＶＳにおいて、トランジスタ１２のバイアス点がこの
トランジスタの特性曲線２２の部分２２ｂ上の点Ｐ０に
安定するように直線りを配置する。また、トランジスタ
のこの状態が論理状態の「０」に対応し、従ってトラン
ジスタ１２の電圧ＶｄｓがＶＡ＝０に対応するＶ　Ａ　
Ｏであるものとする。同様に、論理状態「０」ではＶｃ
＝Ｏであるとする。トランジスタ２３ａがデプレッショ
ン型であり、Ｖｃ”０の状態がほぼＶｃｏ＝ＯＶに一致
することが好ましい。

セル２１に１ビットの情報「１」を書込も：ことを考え
る。この状態はトランジスタ１２の別の安定状態に対応
する。従って、このトランジスタのヒステリシスループ
を開始する必要がある。このためには、トランジスタ１
２の電圧Ｖｄｓを高くする必要があることが第８図で分
かる。従って、Ｂ点と０点に論理状態「１」に対応する
大きな電圧を印加すると、ＶＢ＝１、かつ、Ｖｃ＝１に
なる。ＶＢ＝１に対応する電圧値ｖ！ｌｌは開始電圧Ｖ
２を必ず上回っているため、負荷直線りがＶ５からＶＢ
□に移動する。また、０点の論理状態の変化に対応する
大きな電圧のために負荷直線りの勾配が変化する。その
結果、トランジスタ１２の特性曲線２２の部分２２ｄを
通過する負荷直線Ｌ１が現れる。なお、部分２２ｄと負
荷直線Ｌ１の交点を点Ｐ。１で表わす。

従って、トランジスタのバイアスは論理状態「０」に対
応する部分２２ｂ上の点Ｐ０からヒステリシスの開始後
の位置であり、論理状態「１」に対応する点Ｐ。１に移
動する。この過渡的な状態から負荷直線りに対応する安
定状態に戻る。まず、ＶＢ＝１、Ｖｃ”０にすると、負
荷直線Ｌ１は負荷直線りと同じ勾配の負荷直線Ｌ’ｌに
変化して、バイアス点Ｐ。１をトランジスタ１２の特性
曲線２２の部分２２ｅ上の点ｐ’。、にまで低下させる
。点Ｐ’Ｏ１はヒステリシスループの降下部２２ｆの手
前にあるので、トランジスタの状態はまだ論理状態「１
」に対応する状態を保つ。ＶＢ　＝Ｖ−、Ｖｃ　＝０の
安定状態に戻ると、負荷曲線Ｌ’ｌは負荷曲線りの位置
に移−動し、点Ｐ、で部分２２ｅを通過する。このため
、トランジスタは論理状態「ｌ」　（ＶＡ　＝１）に安
定する。

セル２１に１ビア）の情報「０」を再び書込む場合ニは
、トランジスタ１２のバイアスがヒステリシスループ２
２の下降部２２ｆを越えなければならないことが第８図
から分かる。従って、電圧ＶＡを低下させなければなら
ない。このためにはＶ。−〇とする。さらに、電圧ＶＢ
を論理状態「０」　（ＶＢ＝０）に対応する数値ＶＢＯ
にまで低下させる。この結果として負荷直線りが負荷直
線り。の位置に移動して、トランジスタ１２のバイアス
はヒステリシスループ２２の降下部２２ｆを越える。従
って、トランジスタのバイアスは中間安定状ＢＰ１゜に
達する。この場合には点Ｐ１゜は部分２２ｂ上に位置す
る。

従ってトランジスタの論理状態は「０」である。

０点の状態がＶｃ”１になると、負荷直線り、はＶＡＯ
点を中心に回転し、負荷直線Ｌ１に平行な位置の負荷直
線Ｌ°。へと移動する。バイアス点Ｐ１゜は部分２２ｂ
上に移動し、トランジスタ１２の論理状態「０」に常に
対応する点Ｐ”１ｏ　に固定される。

安定状態（Ｖａ　＝ＶＳ、Ｖｃ　＝０）に戻ることば負
荷直線りに戻ることに対応する。これは、トランジスタ
１２のバイアスを論理状態「０」に対応する点ｐｏ　（
ＶＡ＝０）にセントすることを意味する。

以上説明したことをまとめると、セル２１のトランジス
タ１２への１ビットの情報の書込みは、ＶＢ＝１、ｖｃ
＝１の状態およびＶ、＝０、ｖｃ＝０の状態で行われる
。また、その他の状態、すなわちｖＢ＝ｏ、Ｖ０＝１お
よびＶＢ＝１、ＶＣ＝Ｏの状態は、トランジスタ１２の
状態を変化させない。

換言すれば、トランジスタ２３ａは、書込みの機能をも
つほか、セル２１のアドレスにも用いることができる。

セル２１のトランジスタ１２に記憶された１ビットの情
報の読出しは、Ｒｃ線、Ｒｒ線およびトランジスタ２４
ａおよび２４ｂを介して行われる。関係する点は、Ａ、
Ｄ、ＥＳＦである。

ＶＡ＝１のときには、トランジスタ２４ａが導通状態に
なるとＶＤＩ　＝　ＶＡＩ　−Ｖ’　（になる。ただし
、Ｖ゛、はトランジスタ２４Ｈのしきい値電圧である。

トランジスタ２４ｂの導通開始のしきい値をＶ。１より
高い電圧に設定すると、このトランジスタは遮断された
状態が続いてＶｐ”１の状態が保たれる。

これに対して、ＶＡ＝０のときにはトランジスタ２４ａ
は導通状態であり、ＶＩｌ＋１＝ＶＡｏ−Ｖ′、になる
。トランジスタ２４ｂの導通のしきい電圧値をＶ。ｌ未
満の電圧に設定するときにはこのトランジスタは導通状
態であり、Ｒｒ線の論理状態が「１」から「０」へと変
化する。すなわち、Ｒｒ線とＲｃ線の論理状態を「１」
にした場合に変化がないとトランジスタ１２の論理が「
１」であり（ＶＡ＝１）、変化があるとトランジスタ１
２が論理状態「０」（ＶＡ＝０）であることが分かる。

トランジスタ２４ｂの開始のしきい値は、ＶＤＩとＶＤ
Ｏの平均値であるのが好ましい。また、トランジスタ２
４ｂは必ずしも使用しなくてもよいことを注意しておく
。しかし、Ｒｒ線の放電を促進させるためにはこのトラ
ンジスタ２４ｂを備えることが好ましい。実際、トラン
ジスタ２４ｂが導通することによってＲｒ線が直接に放
電されることが分かる。換言すれば、トランジスタ２４
ｂが存在しない（Ｄ＝Ｆ）場合には、Ｒｒ線の放電はト
ランジスタ２４ａとトランジスタ１２を介して行われる
。Ｒｒ線の容量値が大きく、トランジスタ１２内の放電
電流が弱いため、放電時間はトランジスタ２４ｂがある
場合よりもはるかに長くなろう。

【図面の簡単な説明】

第１図は、本発明によるＭＯＳトランジスタの位置での
集積化スタティックＲＡＭの概略断面図であり、第２図は、従来のＭＯＳＦＥＴに印加されたドレイン−
ソース電圧Ｖｄｓをパラメータとして、このパラメータ
を所定の値にした場合のドレイン−ソース電流１ｄｓの
特性曲線をゲート−ソース電圧Ｖ、Ｓの関数としてリニ
アスケールで示したグラフであり、第３図は、本発明によるＭＯＳＦＥＴに印加されるドレ
イン−ソース電圧Ｖｄｓの関数としてドレイン−ソース
電流Ｉｄｓの特性曲線を表わしたグラフであり、第４図は、本発明によるＭ　ＯＳ　Ｆ　Ｅ　Ｔのサブス
レショルド伝導状態のヒステリシス現象がはっきりとわ
かるように第３図のグラフを拡大した図であり、第５図は、本発明によるトランジスタにサブスレショル
ド伝導状態で印加されたゲート−ソース電圧Ｖ　ｑｓの
関数としてドレイン−ソース電流１ｄｓの特性曲線を表
わした片対数のグラフであり、第６図は、第４図および
第５図に示したヒステリシス現象に対応する負性抵抗を
示すグラフであり、第７図は、本発明の集積化スタティックＲＡＭのセルの
構造の概略図であり、第８図は、第７図に示したセルに含まれる本発明による
記憶用トランジスタの動作を示すグラフである。（主な参照番号）１１・・半導体基板、１２・・ＭＯＳトランジスタ、１３・・ソース電極、１４・・ドレイン電極、１５・・
ゲート電極、　１６・・基板電極、１７・・誘電体層、
　　１８・・ゲート酸化膜、１９・・チャネノペ　　２
０−・インターフェース、２１・・メモリセル、２３・
・書込み装置、２４・・読出し装置特許出願人　　　ビュル　ニス、アー。

Claims

【特許請求の範囲】

（１）ＭＯＳ型スタティックＲＡＭのセル（２１）に１
ビットの情報を記憶させる方法であって、このセルを構
成するＭＯＳトランジスタ（１２）のチャネル（１９）
をドーピングすることによりこのＭＯＳトランジスタの
サブスレッショルド伝導状態でヒステリシス現象を発生
させ、このヒステリシスループを利用してこのＭＯＳト
ランジスタへの１ビットの情報の書込みおよび読出しを
行うことを特徴とする方法。
（２）上記ドーピングは、上記チャネル（１９）とゲー
ト酸化層（１８）との間のインターフェース（２０）の
丁度真下に鞍点Ｓが存在できるように十分に弱くし、か
つ、電流値が弱いときに発生する空間電荷に起因する電
流制限状態のために、マスキングされることない程度に
弱くはしないことを特徴とする特許請求の範囲第１項に
記載の方法。
（３）サブスレッショルド伝導状態でヒステリシス現象
を呈することを特徴とするＭＯＳトランジスタ（１２）
。
（４）少なくとも１つのセル（２１）が、サブスレッシ
ョルド伝導状態でヒステリシス現象を示すＭＯＳトラン
ジスタ（１２）を記憶素子として備えることを特徴とす
る集積化したＭＯＳ型スタティックＲＡＭ（１０）。
（５）上記ＭＯＳトランジスタ（１２）が負荷抵抗（２
３ａ）を備えることを特徴とする特許請求の範囲第４項
に記載のＲＡＭ。
（６）上記負荷抵抗（２３ａ）がＭＯＳトランジスタで
あることを特徴とする特許請求の範囲第５項に記載のＲ
ＡＭ。
（７）負荷用の上記ＭＯＳトランジスタ（２３ａ）がセ
ル（２１）の書込み装置（２３）を構成することを特徴
とする特許請求の範囲第６項に記載のＲＡＭ。
（８）負荷用の上記ＭＯＳトランジスタ（２３ａ）がセ
ル（２１）のアドレス装置を構成することを特徴とする
特許請求の範囲第６項または第７項に記載のＲＡＭ。
（９）負荷用の上記ＭＯＳトランジスタ（２３ａ）がデ
プレッション型であり、そのゲート電圧は、Ｖ＿ｃの値
が約０Ｖの際に１つの論理状態（Ｖ＿ｃ＝０）をとるこ
とを特徴とする特許請求の範囲第６〜８項のいずれか１
項に記載のＲＡＭ。
（１０）上記セル（２１）の読出し装置（２４）が、記
憶用の上記ＭＯＳトランジスタ（１２）のドレインと上
記ＲＡＭの読出し線（Ｒ＿ｒ）との間に連結されたＭＯ
Ｓトランジスタ（２４ａ）を備えることを特徴とする特
許請求の範囲第４〜９項のいずれか１項に記載のＲＡＭ
。
（１１）上記読出し装置（２４）が、上記読出し線（Ｒ
＿ｒ）の放電を促進させるための第２のＭＯＳトランジ
スタ（２４ｂ）を備えることを特徴とする特許請求の範
囲第１０項に記載のＲＡＭ。