JPS6342546A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信制御装置の仕様変更の対応手段に関する
。

〔概要〕

本発明は、回線共通制御部で回線アダプタと上位装置と
の間の経路が設定される通信制御装置において、 回線共通制御部と回線アダプタとの間に先入れ先出しメ
モリを挿入することにより、 回線アダプタの仕様変更にかかわる／’ｔ−ドウエアの
変更を最小限にとどめることができるようにしたもので
ある。

（従来の技術） この種の通信制御装置は、回線共通制御部が複数の回線
アダプタからの処理要求を順次スキャンし、処理要求が
あれば該当する回線アダプタに対し送信データの送出、
受信データの引取り、回線制御コマンドの送出および回
線状態レジスタの読出しなどを行い、複数の回線を一括
管理する。

〔発明が解決しようとする問題点〕

したがって高速の回線アダプタを実装した場合あるいは
回線アダプタを多数実装した場合は、その都度回線共通
制御部を設計し直して処理能力を増強するか、回線共通
制御部と回線アダプタを接続するバスのビット幅を広く
する必要があった。

本発明は、このような欠点を除去するもので、ハードウ
ェアの変更を最小限にとどめることのできる通信制御装
置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、複数の通信回路のそれぞれに接続された回線
アダプタと、上位装置とこの回線アダプタとの間の経路
を設定する回線共通制御部とを備えた通信制御装置にお
いて、上記回線共通制御部と上記回線アダプタとの間の
送信経路に挿入された先入れ先出しメモリである第一の
メモリと、上記回線共通制御部と上記回線アダプタとの
間の受信経路に挿入された先入れ先出しメモリである第
二のメモリと、上記第一および第二のメモリを制御する
制御手段とを備えたことを特徴とする。

上記制御手段は、送信データの１キャラタごとに有効表
示フラグを含む所定キャラクタ数の送信データを上記共
通制御部から上記第一のメモリに書込み、有効フラグが
有効であることを示す送信データを１キャラクタごとに
このメモリに接続された回線アダプタに転送する手段と
、受信データの１キャラクタごとに付された有効表示フ
ラグと共に受信データを１キャラクタごとに上記第二の
メモリに書込み、この第二のメモリに所定のキャラクタ
数がスタックされたときに、有効表示フラグが有効であ
ることを示す受信データを１キャラクタごとに上記回線
共通制御部に転送する手段とを有してもよい。

また、上記制御手段は、ｌキャラタの送信制御情報を含
む所定キャラクタ数の送信データを上記回線共通制御部
から上記第一のメモリに書込み、送信制御情報が有効で
あることを示す送信データを１キャラクタごとにこのメ
モリに接続された回線アダプタに転送する手段と、受信
データを１キャラクタごとに上記第二のメモリに書込み
、この第二のメモリに所定のキャラクタ数がスタックさ
れたときに、ｌキャラクタの受信制御情報を含む受信デ
ータを上記回線共通制御部に転送する手段とを有しても
よい。

〔作用〕 第一実施例では、送信時には、送信制御情報を含めて予
め定めた一定のキャラクタ数の送信データを連続して回
線共通制御部から送信ＦＩＦＯへ転送し、回線アダプタ
からの送信要求がある毎に送信制御情報に従って送信Ｆ
ＩＦＯメモリから１キャラクタずつ取り出して回線アダ
プタへ転送する。

また、受信時には回線アダプタからの受信要求がある毎
に回線アダプタから１キャラクタを読出し、受信ＦＩＦ
Ｏメモリにスタックし、受信ＦＩＦＯメそりにあらかじ
め定めた一定のキャラクタ数の受信データがスタックさ
れると、回線共通制御部に受信データと受信制御情報を
順次連続して引取らせる。

第二実施例では、送信時には、送信データにキャラクタ
単位の有効表示フラグを付加し、あらかじめ定めた一定
のキャラクタ数の送信データを連続して回線共通制御部
から送信ＦＩＦＯメモリへ転送し、回線アダプタからの
送信要求がある毎に送信ＦＩＦＯメモリから１キャラク
タずつ取り出して、有効表示フラグに基づいて有効キャ
ラクタのみを回線アダプタへ転送する。

また、受信時には、回線アダプタからの受信要求がある
毎に回線アダプタから１キャラクタを読出し、受信ＦＩ
ＦＯメモリに有効表示フラグを付加してスタックし、受
信ＦＩＦＯメそりに予め定めた一定のキャラクタ数の受
信データがスタックされると、回線共通制御部に受信デ
ータを順次連続して引取らせる。

〔実施例〕

以下、本発明実施例を図面に基づいて説明する。

第１図は本発明の一実施例の構成を示すブロック構成図
である。この実施例装置は、マイクロプロセッサ（以下
、ＭＰという。）６と、回線毎に送受信データを一時保
持すると共にマイクロプログラムを格納するメモリであ
るバッファメモリ　（以下、ＢＭという。）５と、図外
の上位装置のメインメモリと８Ｍ５とのデータ転送制御
を行うインタフェース制御部（以下、ＩＦＣという。）
４と、回線対応の送信ＦＩＦＯメモリと受信ＦＩＦＯメ
モリを含むＦＩＦＯ制御部１−１ないし１−８と、回線
アダプタ２−１ないし２−８と、ＭＰ６の指示により８
Ｍ５とＦＩＦＯ制御部１−１ないし１−８との送受信制
御を行う回線共通制御部３と、プロセッサバス１００と
、回線共通制御部３とＦ　ｔ　Ｆ　ｏｉｌｌ？３１部１
−１ないし１−８とを接続するデータバス２００と、Ｆ
ＩＦＯ制御部１−１ないし１−８とそれぞれ対応する回
線アダプタを接続するデータバス３００−１ないし３０
０−８とを備える。ここでは、Ｆ　Ｉ　Ｆ　Ｏ＊Ｊｉ！
Ｉｔ部１−２ないし１−８および回線アダプタ２−２な
いし２−８は、それぞれＦＩＦＯ制御部１−１および回
線アダプタ２−１　と同一の機能である。

次に、第一の実施例装置の動作を第１図ないし第４図に
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を続出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。

ＭＰ６は８ＭＳ上のマイクロプログラムを実行し、ＩＦ
Ｃ４あるいは回線共通制御部３からの処理要求を受付け
、ＩＦＣ４あるいは回線共通制御部３へ制御コマンドを
発行する。またＭＰ６は８ＭＳ上に設けられた各回線対
応の送受信バッファ領域の管理を行う。回線共通制御部
３はＭＰ６からの制御コマンドによって起動される。

送信の場合は、送信の準備を行うコマンドを受領してＦ
ＩＦＯ制御部１−１および回線アダプタ２−１の送信部
を初期設定し、あらかじめ８ＭＳ上に設定された制御語
を読出し解読して、送信のＤ　Ｍ　Ａ制御レジスタに送
信データの転送開始アドレスおよび転送バイト数を設定
する。回線共通制御部３は回線スキャン中にＦ　Ｉ　Ｆ
　Ｏ＊ｊ？ｉ１部１−１からの送信要求を検出すると、
送信のＤＭＡａ御レジ入レジスタて８Ｍ５から４バイト
読出して先頭に制御情報として送信制御情報を付加し、
１バイトずつ５バイト連続してデータバス２００を介し
てＦＩＦＯ制御部１−１に転送し、ＤＭＡ制御レジスタ
と転送バイト数のカウンタを更新する。同様に、送信要
求がある毎に５バイト連続してＦＩＦＯ制御部１−１に
データを送出し、送信終了時はＭＰ６に処理要求を行う
。

一方、受信の場合は、受信の準備を行うコマンドをＭＰ
６から受領してＦＩＦＯ制御部１−１および回線アダプ
タ２−１の受信部を初期設定し、８ＭＳ上の受信バッフ
ァの書込み開始アドレスを要求し、確保した書込み開始
アドレスを受信のＤＭＡ制御レジスタに設定する。回線
共通制御部３は回線スキャン中にＦＩＦＯ制御部１−１
から受信要求を検出すると、ＰＩＦＯｆ？ＪＩ御部１−
１から１バイトずつ５バイト連続して読出し、受信のＤ
ＭＡ制御レジスタおよび受信制御情報に従って８Ｍ５に
受信データを書込み、ＤＭＡ制御レジスタは更新される
。ＦＩＦＯ制御部１−１から受信要求がある毎にＤＭＡ
ｗ１′４ＴＪレジスタを更新しながら８ＭＳ上に受信デ
ータを蓄積してゆき、受信終了時はＭＰ６に処理要求を
行う。

すなわち、送信の場合は、ＩＦＣ４を介して上位装置か
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部ｌへ転送され
る。また、受信の場合は、ＦＩＦＯ制御部ｌからの受信
データは回線共通制御部３によって８ＭＳ上に一時蓄積
され、ＩＦＣ４によって上位のメインメモリに転送され
る。

次に、本発明の特徴であるＦＩＦＯ制御部について説明
する。第２図はＦＩＦＯ制御部１−１のブロック図であ
り、第３図および第４図は送信制御情報（以下、ＴＢＰ
という。）および受信制御情報（以下、ＲＢＰという。

）のフォーマット図である。このＦＩＦＯ？ｂｌＪ御部
１−１は送体部１ＦＯメモ１月１−１と、受信ＦＩＦＯ
メモ１月２−１と、双方向ドライバ１３−１と、送信Ｆ
ＩＦＯメモリ１１−１から読出したＴＢＰを保持するレ
ジスタ（以下、ＴＢＰＲという。）　１６−１と、受信
ＦＩＦＯメモリ１２−１にＲＢＰを書込むレジスタ（以
下、ＲＢＰＲという、）１７−１と、ＦＩＦＯ制御部１
−１のステータスレジスタ（以下、ＦＳＴＲという。）
　１４−１と、回線アダプタ２−１のステータスを読出
して保持するレジスタ（以下、ＬＳＴＲという。）１５
〜ｌと、制御回路１８−１と、回線共通制御部３への割
込み要求ｖＡ４００−１と、回線アダプタ２−１からの
割込み要求！５００−１と、最終キャラクタを送出した
ことを回線アダプタ２−１に指示するコマンド書込み線
６００−１とを備える。

回線共通制御部３からの送信データおよびＴＢＰと回線
共通制御８部３への受信データおよびＲＢＰとはそれぞ
れ送信ＦＩＦＯメモリ１１−１および受信ＦＩＦＯメモ
リ１２−１にそれぞれスタックされるが、これら以外の
制御情報は、双方向ドライバ１３−１を介して回線共通
制御部３が回線アダプタ２−１に直接にリードまたはラ
イトする。

まず、送信の場合について説明する。回線共通制御部３
からＦＩＦＯ制御部１−１へデータバス２００を介して
送信制御部のコマンドが送出されると、双方向ドライバ
１３−１を介して回線アダプタ２−１へ書込まれ、この
回線アダプタ２−１を送信状態にすると共に図外の制御
回路により送信の割込みマスクが解除され、送信ＦＩＦ
Ｏメモリ１１−１の残りのバイト数が５バイト以上あれ
ば、すなわち、送信データ４バイトおよびＴＢＰＩバイ
ト分の書込みが可能であれば、ＦＳＴＲ１４−１の送信
キャラクタ要求ビットをオン（論理「ｌ」）にする。回
線共通制御部３はＦＩＦＯ制御部１−１ないし１−８を
スキャンしており、ＦＩＦＯ制御部１−１のスキャンで
割込み要求線４００−１により割込みを検出すると、回
線共通制御部３はＦＳＴＲ１４−１を読出す。このＦ　
Ｓ　Ｔ　Ｒ１４−１ニは、ＦＩＦＯ制御部１−１から回
線共通制御部３への送信キャラクタ要求ビットと、受信
キャラクタ引取り要求ビットと、回線アダプタ２−１か
らの送受信割込みをそのまま表示する送信割込み要求ビ
ットと、受信割込み要求ビア）と、周辺割込み要求ビッ
トとの５ビツトからなり、回線共通制御部３はＦＳＴＲ
１４−１を読出して送信キャラクタ要求ビットがオンで
あれば、ＴＢＰと送信データとを連続して５バイト送信
ＦＩＦＯメモリ１１−１に書込む。送信ＦＩＦＯメモリ
１１−１には、ＴＢＰ、ＴＣＲＯｌＴＣＲＩ、−１ＴＣ
Ｒ３の順に送信データが書込まれる。ＴＢＰのＢＯがオ
ンの場合はＴＣＲＯが有効な送信キャラクタであること
を示し、ＢＯがオフの場合はＴＣＲＯが無効データであ
ることを示す。同様に、ＢｌとＴＣＲｌが対応し、Ｂ２
とＴＣＲ２が対応し、Ｂ３とＴＣＲ３に対応する。

次に、回線アダプタ２−１から割込み要求線５００−１
を介してＦ　Ｉ　Ｆ　Ｏｉｌｉ？２１部１−１に割込み
要求があると、回線アダプタ２−１のステータスレジス
タを読出しＬＳＴＲ１５−１に保持する。回線アダプタ
２−１のステータスには、送信キャラクタ要求ビット、
受信キャラクタ引取り要求ビット、送信割込みビット、
受信割込みビットおよび周辺割込みビットからなるが、
送信割込みビット、受信割込みビットおよび周辺割込み
ビットはＬＳＴＲ１５−１に読出すときと同時にＦＳＴ
Ｒ１４−１にもセットされる。

送信ＦＩＦＯメモリ１１−１に１バイト以上スタックさ
れていてかつＬＳＴＲ１５−１に送信キャラクタ要求ビ
ットがセントされていると、制御回路１８−１によって
送信ＦＩＦＯメモリ１１−１から１バイト読出しＴＢＰ
Ｒ１６−１にセットし、ＴＢＰＲ１６−１にセットされ
たＴＢＰのＢＯがオンであれば、送信ＦＩＦＯメモリ１
１−１から１バイト　（ＴＣＲＯ）続出し、データバス
３００−１を介して回線アダプタ２−１の送信キャラク
タレジスタに書込み、Ｌ　Ｓ　Ｔ　Ｒ１５−１の送信キ
ャラクタ要求ビットをリセットして送信動作を終了する
。ここで、ＴＢＰのＢＯがオフであれば、送信ＦＩＦＯ
メモリ１１−１からＴＣＲＯの空読出しを行い、ＴＢＰ
の８１がオンであれば、さらに１バイトＴＣＲＩを読出
して回線アダプタ２−１の送信キャラクタレジスタに書
込む。この動作では、ＴＢＰのＢＯないしＢ３まで順次
調べ、オンのＢｉに対応するＴＣＲｉを回線アダプタへ
送出するようＴ　ＣＲｉ−１まで空読みする。同様にし
て、さらに回線アダプタ２−１から割込み要求をＬＳＴ
Ｒ１５−１に読出すと、送信ＦＩＦＯメモリ１１−１か
ら順次Ｔ　ＣＲｉ＋１を読出してＴＣＲ３になるまで回
線アダプタ２−１に送信データを送出し、ＴＣＲ３が送
出されると次はＴＢＰがＴＢＰＲ１６−１に読出され、
前記動作を繰り返す。

この一連の送信動作で、Ｔ　Ｂ　Ｐ　Ｒ１６−１に読出
されたＴＢＰに従って回線アダプタへ順次送信キャラク
タを送出して有するＴＢＰのＢｉ以降Ｂ３まで全てオフ
の場合は、Ｂｉに対するＴＣＲＩからＴＣＲ３までは送
信ＦＩＦＯメモリから空読出しを行って送信ＦＩＦＯメ
モ１月１−１から取り去る。

また、ＴＢＰＲ１６〜ｌにセットされたＴＢＰのＥＯＣ
ビフトがオンの場合は、ＴＢＰのＢＯからＢ３まで送信
キャラクタの送出または空読みを行った後に、回線アダ
プタ２−１に書込み線６００−１および３００−１を介
して送信終了のコマンドを送出する。

また、制御回路により回線共通制御部３から送信ＦＩＦ
Ｏメモ１月１−１に書込むバイト数、すなわち「０」な
いし「４」をカウントしており、このカウント値がｒＯ
Ｊの場合はＴＢＰが送信ＦＩＦＯメモリ１１−１に書込
まれるタイミングであり、このＴＢＰのＥＯＣビットを
調査してオンであれば、前述の送信割込みマスクをオン
とし、ＴＢＰに続く４バイトの送信データを送信ＦＩＦ
Ｏメモリ１１−１に書込んだ後に、ＦＩＦＯ９ｔ制御部
１−１から回線共通制御部３への送信要求を抑止する。

この送信の割込みマスクは、前述のように、書込み線６
００−１を介して送信終了のコマンドを回線アダプタ２
−１へ書込んだとき再び解除される。

次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１へ書込ま
れると、受信可能な状態になる。

回線アダプタ２−１で１キャラクタを受信すると、ＰＩ
ＦＯｆＩＩＪ御部１−１に割込み要求線５００−１を介
して処理要求を行う。ＦＩＦＯ制御部１−１はこの割込
みを検出すると、Ｌ　Ｓ　Ｔ　Ｒ１５−１に回線アダプ
タ２−１のステータスを読出してセットし、ステータス
の受信キャラクタ引取り要求ビットがオンであれば、回
線アダプタ２−１の受信キャラクタレジスタから１キャ
ラクタ続出し受信ＦＩＦＯメモリ１２−１にスタックし
、Ｌ　Ｓ　Ｔ　Ｒ１５−１の受信キャラクタ引取り要求
ビットをリセットする。以後同様に、回線アダプタ２−
１から受信キャラクタ引取り要求がある毎に受信ＦＩＦ
Ｏメモリ１２−１にスタックしていき、４バイト（本実
施例では、ｌキャラクタは８ビツトからなり１バイトと
同じである。）スタックされると、制御回路１８−１に
よりＲＢ　Ｐ　Ｒ１７−１にＲＢＰをセントし、このＲ
ＢＰを受信ＦＩＦＯメモリ１２−１にスタックする。こ
こで、ＲＢＰのＢＯないしＢ３は受信ＦＩＦＯメモリ１
２−１にスタックした受信キャラクタＲＣＲＯないしＲ
ＣＲ３にてそれぞれ対応し、ＲＣＲＯないしＲＣＲ３の
有効、無効状態を表す。すなわち、ＢＯないしＢ３がオ
ンの場合は対応するＲＣＲＯないしＲＣＲ３が有効受信
データである。

このように受信ＦＩＦＯメモリ１２−１にＲＢＰを含め
て５バイトスタツクされると、制御回路によりＦ　Ｓ　
Ｔ　Ｒ１４−１の受信キャラクタ引取り要求ビットをオ
ンにし、割込み線４００−１を介して回線共通制御部３
に割込み要求を行う。回線共通制御部３はＦＩＦＯ制御
部１−１をスキャンしたときに割込み要求があることを
検出すると、ＦＳＴＲ１４−１を読出し、Ｆ　Ｓ　Ｔ　
Ｒ１４−１の各ビットを調査して受信キャラクタ引取り
要求ビットがオンであれば、受信ＦＩＦＯメモリ１２−
１から５バイトを連続してＲＣＲＯからＲＢＰの順に続
出す。回線共通制御部３では、このＲＢＰに従って有効
な受信キャラクタのみを８Ｍ５へ転送する。なお、ＲＢ
ＰのＯＥビットは、回線アダプタ２−１からの割込み要
求により読出したステータスに受信キャラクタ引取り要
求ヒ・ノドと受信割込みビットが共にオンの場合にオン
になる。すなわち、回線アダプタ２−１でオーバランエ
ラーが発生したことをＲＢＰで回線共通制御部３に報告
する。

受１言ＦＩＦＯメモリ１２−１にＲＣＲｉのキャラクタ
までスタックし、その後に回線アダプタから受信割込み
要求があると、ＲＣＲｉ＋１からＲＣＲ３までキャラク
タにはダミーのデータが書込まれ、対応するＲＢＰはＢ
ＯからＢｉまでをオンにし、Ｂ　ｉ＋１からＢ３までを
オフにしてスタックする。

以上、送信と受信について説明したが、送信ＦＩＦＯメ
モリ１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＢＰない
しＴＣＲ３あるいはＲＣＲＯないしＲＢＰをそれぞれ１
組以上スタックすることも可能である。また、前述した
ように、回線共通制御部３がＦＳＴＲ１４−１を読出し
たときに送信割込みビット、受信割込みビットおよび周
辺割込みビットがオンである場合は、回線共通制御部３
は回線アダプタ２−１から双方向ドライバ１３−１を介
して送信割込み要因レジスタ、受信割込み要因レジスタ
および周辺割込み要因レジスタを読出し、ＭＢ２に処理
要求を行い、回線状態を制御する。

次に、第二の実施例装置の動作を第１図および第５図に
基づいて説明する。上位装置からの起動によってＩＦＣ
４はそのメインメモリから制御語を続出し解読し、メイ
ンメモリから８Ｍ５あるいは８Ｍ５からメインメモリへ
のデータ転送を行う。

ＭＢ２は８ＭＳ上のマイクロプログラムを実行し、Ｉ　
Ｆｅ２あるいは回線共通制御部３からの処理要求を受付
け、ＩＦＣ４あるいは回線共通制御部３へ制御コマンド
を発行する。また、ＭＢ２は８ＭＳ上に設けられた各回
線対応の送受信バッファ領域の管理を行う。回線共通制
御部３はＭＢ２からの制御コマンドによって起動される
。

送信の場合は、送信準備のためのコマンドを受領してＦ
ＩＦＯ７ｔｄ制御部Ｌｌおよび回線アダプタ２−１の送
信部を初期設定し、あらかじめ８ＭＳ上に設定された制
御語を続出し解読して、送信のＤＭＡ制御レジスタに送
信データの転送開始アドレスおよび転送バイト数を設定
する。回線共通制御部３は回線キスセン中にＦＩＦＯ制
御部１−１からの送信要求を検出すると、送信のＤ　Ｍ
　Ａ　？ｔＪ］　ＪＴｍレジスタに従って８Ｍ５から４
バイトを読出して有効または無効を表示する有効表示フ
ラグを付加し、１バイトずつ４バイトを連続してデータ
バス２００を介してＦＩＦＯ制御部１−１に転送し、Ｄ
ＭＡ制御レジスタと転送バイト数のカウンタを更新する
。同様に送信要求がある毎に４バイトを連続してＦＩＦ
Ｏ制御部１−１にデータを送出し、送信終了時はＭＢ２
に処理要求を行う。

一方、受信の場合は、受信準備のコマンドをＭＢ２から
受領するとＦＩＦＯ制御部１−１および回線アダプタ２
−１の受信部を初期設定し、８ＭＳ上の受信バッファの
書込み開始アドレスをＭＢ２に要求し、確保した書込み
開始アドレスを受信のＤＭ　Ａ　ＩＩ制御レジスタに設
定する。回線共通制御部３は回線スキャン中にＦＩＦＯ
制御部１−１から受信要求を検出すると、ＦＩＦＯ制御
部１−１から有効表示フラグを付加した受信データ４バ
イトを連続して読出し、受信のＤＭＡ制御レジスタおよ
び有効表示フラグに従って８Ｍ５に受信データを書込み
、ＤＭＡ制御レジスタは更新される。ＰＩＦＯ制御部１
−１から受信要求がある毎にＤＭＡ制御レジスタを更新
しながら８ＭＳ上に受信データを蓄積してゆき、受信終
了時はＭＰ６に処理要求を行う。

すなわち、送信の場合は、ＩＦＣ４を介して上位装置か
ら８Ｍ５に送信データが一時蓄積され、さらに回線共通
制御部３により８Ｍ５からＦＩＦＯ制御部１へ転送され
る。また、受信の場合は、ＦＩＦＯ制御部ｌからの受信
データは回線共通制御部３によって８ＭＳ上に一時蓄積
され、ＩＦＣ４によって上位のメインメモリに転送され
る。

次に、本発明の特徴であるＦＩＦＯ制御部について説明
する。第５図はＦＩＦＯ制御部１−１のブロック図であ
る。このＦＩＦＯ制御部１−１は送信ＦＩＦＯメモリ１
１−１と、受信ＦＩＦＯメモリ１２−１と、双方向ドラ
イバ１３−１と、ＦＩＦＯ制御部１−１のステータスレ
ジスタ（以下、ＦＳＴＲという。）１４−１と、回線ア
ダプタのステータスを続出して保持するレジスタ（以下
、ＬＳＴＲという。）　１５−１と、送信終了のコマン
ドを保持するレジスタ（以下、ＥＯＣＲという。）　１
９−１と、制御回路１８−１と、回線共通制御部３への
割込み要求線４００−１と、回線アダプタ２−１からの
割込み要求線５００−１とを備える。

回線共通制御部３からの送信データおよび回線共通制御
部３への受信データはそれぞれ送信ＦＩＦＯメモリ１１
−１および受信ＦＩＦＯメモリ１２−１にスタックし、
送信終了のコマンドはＥ　ＯＣＲ１９−１に保持するが
、これら以外の；ν制御情報を双方向ドライバ１３−１
を介して回線共通制御部３が回線アダプタ２−１に直接
にリードまたはライトする。

まず、送信の場合について説明する。回線共通制御部３
　ｈ’うＦ　Ｉ　Ｆ　Ｏ？ｌｊ’制御部１−１へデータ
バス２ｏ。

を介して送信制御のコマンドが送出されると、双方向ド
ライバ１３−１を介して回線アダプタ２−１のコマンド
レジスタに書込まれ、この回線アダプタ２−１を送信状
態とすると共に、図外の制御回路により送信の割込みマ
スクが解除され、送信ＦＩＦＯメモ１月１−１の残りの
バイト数が４バイト以上あれば、Ｆ　Ｓ　Ｔ　Ｒ１４−
１の送信キャラクタ要求ビットをオン（論理「ＩＪ）に
する。回線共通制御部３はＦＩＦＯ制御部１−１ないし
１−８をスキャンしており、ＦＩＦＯ制御部１−１のス
キャンで′割込み要求線４００−１により割込みを検出
すると、回線共通制御部３はＦＳＴＲ１４−１を読み出
す。ＦＳＴＲ１４−１には、ＦＩＦＯ制御部１−１から
回線共通制御部３への送信キャラクタ要求ビット、受信
キャラクタ引取り要求ビット、回線アダプタ２−１から
の送受信割込みをそのまま表示する送受信割込み要求ビ
ットと受信割込み要求ビットおよび周辺割込み要求ビッ
トとの５ビツトからなり、回線共通制御部３はＦＳＴＲ
１４〜１を読出して送信キャラクタ要求ビットがオンで
あれば、有効表示フラグと共に送信データの４ハイドを
連続して送信ＦＩＦＯメモリ１１−１に書込む。送信Ｆ
ＩＦＯメモ１月１−１には送信データがＴＣＲＯ，ＴＣ
Ｒ１、−１ＴＣＲ３の順に書込まれる。有効表示フラグ
ＢＯがオンの場合はＴＣＲＯが有効なキャラクタである
ことを示し、ＢＯがオフの場合はＴＣＲＯが無効データ
であることを示す。同様にＢ１とＴＣＲ１が対応し、Ｂ
２とＴＣＲ２が対応し、Ｂ３とＴＣＲ３が対応する。

次に、回線アダプタ２−１から割込み要求線５００−１
を介してＦＩＦＯ制御部１−１に割込み要求があると、
回線アダプタ２−１のステータスレジスタを読出しＬＳ
ＴＲ１５−１に保持する。回線アダプタ２−１のステー
タスには、送信キャラクタ要求ビット、受信キャラクタ
引取り要求ビット、送信割込みビット、受信割込みビッ
トおよび周辺割込みビットからなるが、送信割込みビッ
ト、受信割込みビットおよび周辺割込みビットはＬＳＴ
Ｒ１５−１に読出すときと同時にＬＳＴＲ１４−１にも
セントされる。

送信ＦＩＦＯメモリ１１−１に１バイト以上がスタック
されていてかつＬＳＴＲ１５−１に送信キャラクタ要求
ビットがセットされていると、制御回路１８−１によっ
て送信ＦＩＦＯメモリ１１−１から１バイト（ＴＣＲＯ
）を読出し、有効表示フラグＢＯがオンであれば、デー
タバス３００−１を介して回線アダプタ２−１の送信キ
ャラクタレジスタに書込み、ＬＳＴＲ１５−１の送信キ
ャラクタ要求ビットをリセットして送信動作を終了する
。ここで、ＴＣＲＯに対応する有効表示フラグＢＯがオ
フであれば、送信ＦＩＦＯメそり１−１からＴＣＲＯの
空読出しを行い、さらにＴＣ：Ｒ１を読出して対応する
有効表示フラグＢ１がオンであれば、回線アダプタ２−
１の送信キャラクタレジスタに書込む。このように送信
ＦＩＦＯメモリ１１−１から読出した有効表示フラグが
オンになるまで空読出しを行い、有効な送信キャラクタ
のみを回線アダプタ２−１へ転送する。

回線アダプタ２から送信要求がある毎に同様の動作を繰
返す。

以上のようにして送信キャラクタを転送してゆき、回線
共通制御部３がＥ　ＯＣＲ１９−１に送信終了のコマン
ドを書込むと前述の送信割込みマスクをオンにし、送信
ＦＩＦＯメモリ１１−１から回線共通制御部３への送信
要求を抑止し、送信ＦＩＦＯメモリ１１−１に送信デー
タを書込まないようにする。

そして送（ｉＦＩＦｏメモリ１１−１にスタックされて
いるすべての有効な送信キャラクタを回線アダプタ２−
１へ転送すると、ＥＯＣＲ１９−１の送信終了のコマン
ドを回線アダプタ２−１のコマンドレジスタに書込み、
同時に送信割込みマスクを再び解除し、回線共通制御部
３から送信ＦＩＦＯメモ１月１−１への送信データの転
送を可能にする。

次に、受信の場合について説明する。回線共通制御部３
から双方向ドライバ１３−１を介して受信部初期設定お
よび受信制御のコマンドが回線アダプタ２−１に書込ま
れると、受信可能状態になる。回線アダプタ２−１で１
キャラクタを受信すると、ＰＩＦ０１１１１部１−１に
割込み要求線５００−１を介して処理要求を行う。ＦＩ
ＦＯ制御部１−１はこの割込みを検出すると、ＬＳＴＲ
１５−１に回線アダプタのステータスを読出してセット
し、ステータスの受信キャラクタ引取り要求ビットがオ
ンであれば、回線アダプタ２−１の受信キャラクタレジ
スタから１キャラクタ読出し、受信ＦＩＦＯメモリ１２
−１に有効表示フラグをオンとしてスタックし、ＬＳＴ
Ｒ１５−１の受信キャラクタ引取り要求ビットをリセッ
トする。以後同様に、回線アダプタ２−１から受信キャ
ラクタ引取り要求がある毎に受信ＦＩＦＯメモリ１２−
１にスタックしてゆ（。ここで、受信ＦＩＦＯメモリ１
２−１にＲＣＲｉのキャラクタまでスタックし、その後
に回線アダプタから受信割込み要求があると、ＲＣＲｉ
　＋　１からＲＣＲ３までのキャラクタにはダミーのデ
ータが書込まれ、対応する有効表示フラグはＢＯないし
Ｂｉまでをオンにし、Ｂｉ＋１ないしＢ３までをオフに
してスタックする。このように受信ＦＩＦＯメモリ１２
−１に４バイトの受信キャラクタがスタックされると、
制御回路１８−１によりＦ　Ｓ　Ｔ　Ｒ１４−１の受信
キャラクタ引取り要求ビットをオンにし、割込み線４０
０−１を介して回線共通制御部３に割込み要求を行う。

回線共通制御部３はＦＩＦＯ制御部１−１をスキャンし
たときに割込み要求があることを検出すると、ＦＳＴＲ
１４−１を読出し、ＦＳＴＲ１４−１の各ビットを調査
して受信キャラクタ引取り要求ビットがオンであれば、
受信ＦＩＦＯメモリ１２−１から４バイトを連続してＲ
ＣＲＯからＲＣＲ３の順に読出す。

回線共通制御部３では、有効表示フラグに従って有効な
受信キャラクタのみをＢＭ５へ転送する。

以上、送信と受信について説明したが、送信ＦＩＦＯメ
そり１１−１および受信ＦＩＦＯメモリ１２−１にはＦ
ＩＦＯメモリの残りバイト数に空があれば、ＴＣＲＯな
いしＴＣＲ３あるいはＲＣＲＯないしＲＣＲ３をそれぞ
れ１ｍ以上スタックすることも可能である。また、前述
したように、回線共通制御部３がＦ　Ｓ　Ｔ　Ｒ１４−
１を読出したときに送信割込みビット、受信割込みビッ
トおよび周辺割込みビットのいずれかがオンである場合
は、回線共通制御部３は回線アダプタ２−１から双方向
ドライバ１３−１を介して送信割込み要因レジスタ、受
信割込み要因レジスタおよび周辺割込み要因レジスタを
読出し、ＭＰ６に処理要求を行い、回線状態を制御する
。

次に、回線アダプタについて説明をする。第６図はＨＤ
ＬＣ手順の送受信を行う回線アダプタの構成を示すブロ
ック構成図である。入出力制御回路２１−１は回線アダ
プタ内のリードまたはライト可能なレジスタの入出力制
御を行う回路であり、信号Ｄ０ないしり、はデータバス
３００−１と授受され、アドレスＡ０ないしＡ２はリー
ドレジスタ２２−１またはライトレジスタ２２−１のア
ドレスである。制御線ＲＤは読出しであることを指示す
る制御線であり、制御線Ｗ　Ｒは書込みであることを指
示する制御線である。ライトレジスタ２２−１にはコマ
ンドレジスタ、リセ・ノドレジスタおよび送信キャラク
タレジスタがあり、コマンドレジスタは回線アダプタの
動作を制御するレジスタであり、リセットレジスタは回
線アダプタ全体を初期状態にするレジスタであり、送信
キャラクタレジスタは送信キャラクタを書込むレジスタ
である。リードレジスタ２２’−１には６種類のレジス
タがあり、この内ステータスレジスタは周辺割込みビッ
ト、送信キャラクタ要求ビット、送信割込みビット、受
信割込みビットおよび受信キャラクタ引取り要求ビット
の５ビツトからなり、それぞれ周辺割込みレジスタに割
込み要因がセットされていること、送信キャラクタレジ
スタへの書込み要求、送信割込みレジスタに割込み要因
がセットされていること、受信割込みレジスタに割込み
要因がセットされていることおよび受信キャラクタレジ
スタからの受信データの引取り要求が表示されている。

周辺状態レジスタは周辺入力ピンｐＨないしＰＩ５の状
態を表示している。ＩＮＴ（８号はステータスレジスタ
の各ビットをオアした信号であり、いずれかの割込みが
あることを示している。

送信キャラクタレジスタに送信データがセットされると
、送受信制御回路２４−１によって内部データバス７０
０−１を介して送信回路２５−１の送信シフトレジスタ
に書込まれ、ここで並列直列の変換を行い、ドライバ回
路２７−１を介して回線へ送出される。

ドライバ回路２７−１は送信データのコード変換および
レベル変換を行う。受信時には、レシーバ回路２８−１
で回線上のデータをレベル変換およびコード変換し、送
受信制御回路２４−１により受信回路２６−１の受信シ
フトレジスタに１ビツトずつシフトし、ｌキャラクタ受
信すると内部データバス７００−１を介してリードレジ
スタ２２’−１の受信キャラクタレジスタにセットされ
て、ステータスレジスタの受信データ引取り要求のビッ
トをオンにして割込み要求を行う。

〔発明の効果〕

本発明は、以上説明したように、回線共通制御部と回線
アダプタとの間にＦＩＦＯ制御部を設けて、回線共通制
御部とＦＩＦＯ制御部とのデータ転送をあらかじめ定め
たバイト数を連続して行うことにより、回線共通制御部
のハードウェアの変更を最小限とし、多数の回線アダプ
タあるいは高速の回線アダプタを接続可能にする効果が
ある。

【図面の簡単な説明】

第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は第一実施例のＦＩＦＯ制御部の構成を示すブロ
ック構成図。 第３図および第４図はＴＢＰおよびＲＢＰのフォーマッ
ト図。 第５図は第二実施例のＦＩＦＯ制御部の構成を示すブロ
ック構成図。 第６図は回線アダプタの構成を示すブロック構成図。 １・・・ＰＩＦ、Ｏ制御部、２・・・回線アダプタ、３
・・・回線共通制御部、４・・・インタフェース制御部
（ＩＦＣ）、５・・・バッファメモリ　（ＢＭ）　、６
・・・マイクロプロセッサ（ＭＰ）　、１１・・・送信
ＦＩＦＯメモリ、１２・・・受信Ｆ■ＦＯメモリ、１３
・・・双方向ドライバ、１４・・・ステータスレジスタ
（ＦＳＴＲ）　、１５・・・レジスタ（ＬＳＴＲ）、１
６・・・レジスタ（ＴＢＰＲ）、１７・・・レジスタ（
ＲＢＰＲ）、１８・・・制御回路、１９・・・レジスタ
（ＥＯＣＲ）　、２１・・・入出力制御回路、２２・・
・ライトレジスタ、２２′　・・・リードレジスタ、２
３・・・割込み制御回路、２４・・・送受信制御回路、
２５・・・送信回路、２６・・・受信回路、２７・・・
ドライバ回路、２８・・・レシーバ回路、２９・・・周
辺入出力制御回路、１００・・・プロセッサバス、２０
０．３００・・・データハ゛ス、４００．５００・・・
割込み要求線、６００・・・送信終了のコマンド書込み
線、７００・・・内部データバス。

Claims (3)

【特許請求の範囲】
1. （１）複数の通信回路のそれぞれに接続された回線アダ
   プタ（２−１〜２−８）と、 上位装置とこの回線アダプタとの間の経路を設定する回
   線共通制御部（３）と を備えた通信制御装置において、 上記回線共通制御部と上記回線アダプタとの間の送信経
   路に挿入された先入れ先出しメモリである第一のメモリ
   （１１）と、 上記回線共通制御部と上記回線アダプタとの間の受信経
   路に挿入された先入れ先出しメモリである第二のメモリ
   （１２）と、 上記第一および第二のメモリを制御する制御手段と を備えたことを特徴とする通信制御装置。
2. （２）制御手段は、 送信データの１キャラタごとに有効表示フラグを含む所
   定キャラクタ数の送信データを上記共通制御部から上記
   第一のメモリに書込み、有効フラグが有効であることを
   示す送信データを１キャラクタごとにこのメモリに接続
   された回線アダプタに転送する手段と、 受信データの１キャラクタごとに付された有効表示フラ
   グと共に受信データを１キャラクタごとに上記第二のメ
   モリに書込み、この第二のメモリに所定のキャラクタ数
   がスタックされたときに、有効表示フラグが有効である
   ことを示す受信データを１キャラクタごとに上記回線共
   通制御部に転送する手段と を有する特許請求の範囲第（１）項に記載の通信制御装
   置。
3. （３）制御手段は、 １キャラタの送信制御情報を含む所定キャラクタ数の送
   信データを上記回線共通制御部から上記第一のメモリに
   書込み、送信制御情報が有効であることを示す送信デー
   タを１キャラクタごとにこのメモリに接続された回線ア
   ダプタに転送する手段と、 受信データを１キャラクタごとに上記第二のメモリに書
   込み、この第二のメモリに所定のキャラクタ数がスタッ
   クされたときに、１キャラクタの受信制御情報を含む受
   信データを上記回線共通制御部に転送する手段と を有する特許請求の範囲第（１）項に記載の通信制御装
   置。