JPS58120347A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS58120347A JPS58120347A JP57002574A JP257482A JPS58120347A JP S58120347 A JPS58120347 A JP S58120347A JP 57002574 A JP57002574 A JP 57002574A JP 257482 A JP257482 A JP 257482A JP S58120347 A JPS58120347 A JP S58120347A
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- JP
- Japan
- Prior art keywords
- transmission
- register
- memory
- character
- shift memory
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- General Physics & Mathematics (AREA)
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はキャラクタバッファ方式による送信用回線アダ
プタに関する。
プタに関する。
一般に、データ通信システムに適用される送信データの
制御方式として、データ処理装置ＰＵからの送信データ
を通信制御装置ＬＣが受取り１回線アダプタＬＡにおい
てピットシリアルに分解したのち１回線に送出する方法
が採用されている。
制御方式として、データ処理装置ＰＵからの送信データ
を通信制御装置ＬＣが受取り１回線アダプタＬＡにおい
てピットシリアルに分解したのち１回線に送出する方法
が採用されている。
この系統を概略的に示すと、第１図のようになる。
この方式においては９通信制御装置ＬＣが特殊な送信キ
ャラクタを受取った場合、一時的にそのキャラクタに対
する送信処理に長い時間を要することがある。例えば、
トランスペアレント伝送におけるＤＬＥコードを受けた
ときのＯＬＥの付加、あ。るいハ、ハイデータリンクコ
ントロール（ＨＤＬＣ） モードにおけるアドレスキ
ャラクタを受けたときのコントロールフィールドの生成
等の場合で６る。
ャラクタを受取った場合、一時的にそのキャラクタに対
する送信処理に長い時間を要することがある。例えば、
トランスペアレント伝送におけるＤＬＥコードを受けた
ときのＯＬＥの付加、あ。るいハ、ハイデータリンクコ
ントロール（ＨＤＬＣ） モードにおけるアドレスキ
ャラクタを受けたときのコントロールフィールドの生成
等の場合で６る。
このような場合においても０回線の伝送速度に間に合っ
て次のキャラクタを送信できるように２通信制御装置Ｌ
Ｃのキャラクタ処理時間を短縮させたもの２回線アダプ
タに複数個のキャラクタバッファを設けたもの、又はフ
ァーストイン・ファーストアウトシフトメモリを設けた
もの等が考えられている。
て次のキャラクタを送信できるように２通信制御装置Ｌ
Ｃのキャラクタ処理時間を短縮させたもの２回線アダプ
タに複数個のキャラクタバッファを設けたもの、又はフ
ァーストイン・ファーストアウトシフトメモリを設けた
もの等が考えられている。
キャラクタ処理時間を短縮させる方法においては１回線
の伝送速度が高速の場合９通信制御装置におけるキャラ
クタ処理を全てｌキャラクタ伝送時間内に行うのが難か
しくなるという欠点があり。
の伝送速度が高速の場合９通信制御装置におけるキャラ
クタ処理を全てｌキャラクタ伝送時間内に行うのが難か
しくなるという欠点があり。
複数個のキャラクタバッファを設ける方法においては回
線アダプタの回路が増大するという欠点がある。そのた
めに、現在はファーストイン・ファる。しかし、ファー
ストイン・ファーストアウトシフトンモリを用いても９
回線に送出するデータのビット伝送速度とツー−ストイ
ン・ファーストアウトシフトメモリにシフトレジスタか
ら移送するデータの速度との差が十分にとれない場合に
。
線アダプタの回路が増大するという欠点がある。そのた
めに、現在はファーストイン・ファる。しかし、ファー
ストイン・ファーストアウトシフトンモリを用いても９
回線に送出するデータのビット伝送速度とツー−ストイ
ン・ファーストアウトシフトメモリにシフトレジスタか
ら移送するデータの速度との差が十分にとれない場合に
。
従来は、送信キャラクタバッファが空のとき１通信制御
装置から送信キャラクタバッファに送信キャラクタがセ
ットされるまで送信シフトレジスタからファーストイン
・ファーストアウトシフトメモリへの送信データビット
の入力を禁止するためファーストイン・ファーストアウ
トシフトメモリに送信データが無くなってしまうという
欠点があった。
装置から送信キャラクタバッファに送信キャラクタがセ
ットされるまで送信シフトレジスタからファーストイン
・ファーストアウトシフトメモリへの送信データビット
の入力を禁止するためファーストイン・ファーストアウ
トシフトメモリに送信データが無くなってしまうという
欠点があった。
本発明の目的は１回線への送信データのビット伝送速度
とファーストイン・ファーストアウトシフトメモリに送
信データビットを格納する速度との差が十分にとれない
場合でも、ファーストインファーストアウトシフトメモ
リが空になることのない高速処理の可能な通信制御用回
線アダプタを提供するにある。
とファーストイン・ファーストアウトシフトメモリに送
信データビットを格納する速度との差が十分にとれない
場合でも、ファーストインファーストアウトシフトメモ
リが空になることのない高速処理の可能な通信制御用回
線アダプタを提供するにある。
本発明によれば９通信制御装置からの送信キャラクタを
一時蓄積するバッファレジスタと・該バッファレジスタ
から得られる送信キャラクタをビットシリアルに分解す
るシフトレジスタと、該シフトレジスタの出力を記憶す
るファーストイン・ファーストアウトシフトメモリとを
具備し０通信制御装置から前記バッファレジスタに送信
キャラクタを与え、前記シフトレジスタを介して前記フ
ァーストイン・ファーストアウトシフトメモリに順次蓄
積しながら該ファーストイン・ファーストアウトシフト
メモリの内容を回線に送出し、前記ファーストイン・フ
ァーストアウトシフトメモリが「満」の状態になるか、
若しくは前記バッファレジスタの内容が前記シフトレジ
スタに移送され該バッファレジスタが「空」の状態にな
って通信制御装置から該バッファレジスタに送信キャラ
クタがセットされるまでの間は、所要ビット数マイナス
１ピット後、前記ファーストイン・ファーストアウトシ
フトメモリへの送信データビットの移送を一時停止し、
前記ファーストイン・ファーストアウトシフトメモリが
「空」の状態になるか。
一時蓄積するバッファレジスタと・該バッファレジスタ
から得られる送信キャラクタをビットシリアルに分解す
るシフトレジスタと、該シフトレジスタの出力を記憶す
るファーストイン・ファーストアウトシフトメモリとを
具備し０通信制御装置から前記バッファレジスタに送信
キャラクタを与え、前記シフトレジスタを介して前記フ
ァーストイン・ファーストアウトシフトメモリに順次蓄
積しながら該ファーストイン・ファーストアウトシフト
メモリの内容を回線に送出し、前記ファーストイン・フ
ァーストアウトシフトメモリが「満」の状態になるか、
若しくは前記バッファレジスタの内容が前記シフトレジ
スタに移送され該バッファレジスタが「空」の状態にな
って通信制御装置から該バッファレジスタに送信キャラ
クタがセットされるまでの間は、所要ビット数マイナス
１ピット後、前記ファーストイン・ファーストアウトシ
フトメモリへの送信データビットの移送を一時停止し、
前記ファーストイン・ファーストアウトシフトメモリが
「空」の状態になるか。
若しくは前記バッファレジスタに送信キャラクタがセッ
トされている場合には、前記ファーストイン・ファース
トアウトシフトメモリへ送信データビットを移送するよ
うに制御する回線アダプタが得られる。
トされている場合には、前記ファーストイン・ファース
トアウトシフトメモリへ送信データビットを移送するよ
うに制御する回線アダプタが得られる。
次に９本発明による回線アダプタについて実施。
例を挙げ９図面を参照して詳細に説明する。
第２図は本発明による実施例の構成をブロック図により
示したものである。この図において２通信制御部ＬＣか
らの送信キャラクタは、送信バッファレジスタ１によっ
て受取られる。送信バッファレジスタ１の送信キャラク
タはシフトレジスタ２に送られ、ここでビットシリアル
に分解されたのち、ファーストイン・ファーストアウト
シフトメモリ３に送り込まれる。すなわち、第３図にお
けるファーストイン・ファーストアウトシフトメモリの
具体的な例に見られるように、初段のシフトメモリ３−
１に蓄積された送信データは次段のシフトメモリ３−２
が空になるのを待ってそこに移される。以降、この送信
データは同様の動作によりｎ段目のシフトメモリ３−ｎ
に向って移動する。
示したものである。この図において２通信制御部ＬＣか
らの送信キャラクタは、送信バッファレジスタ１によっ
て受取られる。送信バッファレジスタ１の送信キャラク
タはシフトレジスタ２に送られ、ここでビットシリアル
に分解されたのち、ファーストイン・ファーストアウト
シフトメモリ３に送り込まれる。すなわち、第３図にお
けるファーストイン・ファーストアウトシフトメモリの
具体的な例に見られるように、初段のシフトメモリ３−
１に蓄積された送信データは次段のシフトメモリ３−２
が空になるのを待ってそこに移される。以降、この送信
データは同様の動作によりｎ段目のシフトメモリ３−ｎ
に向って移動する。
一方、ファーストイン・ファーストアウトシフトメモリ
３の内容は、送信制御回路４の制御により回線のビット
伝送速度に同期したタイミングで回線に送信される。通
常１回線のビット伝送速度よりファーストイン・ファー
ストアウトシフトメモリのシフト速度が速いため、これ
等のシフトメモリに送信データが順次蓄積され、ついに
はシフトメモリ内に空の状態がなくなる場合がある。そ
のような場合は、送信制御回路４がこの状態を検出して
、空の状態になるまでシフトレジスタ２からファースト
イン・ファーストアウトシフトメモリ３へ送信データの
移送を禁止する。また、ファーストイン・ファーストア
ウトシフトメモリ３に空の状態があり、かつ送信バッフ
ァレジスタ１が満たされた場合には、ファーストイン・
ファーストアウトシフトメモリ３にシフトレジスタ２の
内容を移送させる。この直後、シフトレジスタ２が１キ
ヤラクタ分の送信データをファーストイン・ファースト
アウトシフトレジスタ３に送り込みの完了を検出すると
、バッファレジスタ１の内容をシフトレジスタ２に移し
１次の送信キャラクタが通信制御装置ＬＣからセットさ
れるまで、バッファレジスタ１が「空」であることの表
示を送信制御回路４で行う。送信制御回路４はバッファ
レジスタ１が「空」であり、かつ所用ビット数マイナス
１ピツトｆｆ１Ｋハシフトレジスタ２からファーストイ
ン・ファーストアウトシフトメモリ３への送信データビ
ットの入力を禁止する。
３の内容は、送信制御回路４の制御により回線のビット
伝送速度に同期したタイミングで回線に送信される。通
常１回線のビット伝送速度よりファーストイン・ファー
ストアウトシフトメモリのシフト速度が速いため、これ
等のシフトメモリに送信データが順次蓄積され、ついに
はシフトメモリ内に空の状態がなくなる場合がある。そ
のような場合は、送信制御回路４がこの状態を検出して
、空の状態になるまでシフトレジスタ２からファースト
イン・ファーストアウトシフトメモリ３へ送信データの
移送を禁止する。また、ファーストイン・ファーストア
ウトシフトメモリ３に空の状態があり、かつ送信バッフ
ァレジスタ１が満たされた場合には、ファーストイン・
ファーストアウトシフトメモリ３にシフトレジスタ２の
内容を移送させる。この直後、シフトレジスタ２が１キ
ヤラクタ分の送信データをファーストイン・ファースト
アウトシフトレジスタ３に送り込みの完了を検出すると
、バッファレジスタ１の内容をシフトレジスタ２に移し
１次の送信キャラクタが通信制御装置ＬＣからセットさ
れるまで、バッファレジスタ１が「空」であることの表
示を送信制御回路４で行う。送信制御回路４はバッファ
レジスタ１が「空」であり、かつ所用ビット数マイナス
１ピツトｆｆ１Ｋハシフトレジスタ２からファーストイ
ン・ファーストアウトシフトメモリ３への送信データビ
ットの入力を禁止する。
ファーストイン・ファーストアウトシフトメモリ３への
送信データビットの入力禁止の理由を説明するために１
例えば１回線のビット伝送速度が４８ ｋｂｐａであり
、シフトレジスタ２からファーストイン・ファーストア
ウトシフトメモリ３に送信データビットを移送する速度
が６４ ｋｂｐｓ 、所要ビット数が８ビツト、バッフ
ァレジスタ１が「空」の状態であり１通信制御装置ＬＣ
がバッファレジスタ１に送信キャラクタをセットするま
での時間を１０μｓと仮定すると、従来の方式では、４
８ｋｂｐｓの速度で１キャラクタタイム約２０．８μｓ
。
送信データビットの入力禁止の理由を説明するために１
例えば１回線のビット伝送速度が４８ ｋｂｐａであり
、シフトレジスタ２からファーストイン・ファーストア
ウトシフトメモリ３に送信データビットを移送する速度
が６４ ｋｂｐｓ 、所要ビット数が８ビツト、バッフ
ァレジスタ１が「空」の状態であり１通信制御装置ＬＣ
がバッファレジスタ１に送信キャラクタをセットするま
での時間を１０μｓと仮定すると、従来の方式では、４
８ｋｂｐｓの速度で１キャラクタタイム約２０．８μｓ
。
６４ ｋｂｐｓの速度で１キャラクタタイム約１５．６
μｓかかる。このことから、バッファレジスタ１が「空
」の状態になり９通信制御装置ＬＣが送信キャラクタを
セットし、現在シフトレジスタ２にセ、トされている送
信キャラクタがファーストイン・ファーストアウトシフ
トメモリ３に移されるまでの時間は９通信制御装置が送
信バッファレジスタに送信キャラクタをセットするまで
の時間に６４ｋｂｐｓの速度における１キヤラクタの時
間を加えた約２５．６μｓとなり、 ４８ ｋｂｐａの
速度における１キヤラクタの時間（約２０．８μｓ）を
超えてしまうＯこれは、ファーストイン・ファーストア
ウトシフトメモリの存在により、これに入力するデータ
の速度が出力する速度よりも速いのにもかかわらずファ
ーストイン・ファーストアウトシフトメモリにデータを
蓄積することができず、一時的のピークを救うことがで
きないばかりか９通常の状態にあっても１回線のビット
伝送速度で送信できないということを意味する。これに
反して１本発明の方式によれば、上記の仮定のもとでは
約１５．６μｓで可能であり、一時的にシフトレジスタ
からファーストイン・ファーストアウトシフトメモリへ
の送信データビットの移送が禁止されても、従来技術の
ような欠点は生じない。
μｓかかる。このことから、バッファレジスタ１が「空
」の状態になり９通信制御装置ＬＣが送信キャラクタを
セットし、現在シフトレジスタ２にセ、トされている送
信キャラクタがファーストイン・ファーストアウトシフ
トメモリ３に移されるまでの時間は９通信制御装置が送
信バッファレジスタに送信キャラクタをセットするまで
の時間に６４ｋｂｐｓの速度における１キヤラクタの時
間を加えた約２５．６μｓとなり、 ４８ ｋｂｐａの
速度における１キヤラクタの時間（約２０．８μｓ）を
超えてしまうＯこれは、ファーストイン・ファーストア
ウトシフトメモリの存在により、これに入力するデータ
の速度が出力する速度よりも速いのにもかかわらずファ
ーストイン・ファーストアウトシフトメモリにデータを
蓄積することができず、一時的のピークを救うことがで
きないばかりか９通常の状態にあっても１回線のビット
伝送速度で送信できないということを意味する。これに
反して１本発明の方式によれば、上記の仮定のもとでは
約１５．６μｓで可能であり、一時的にシフトレジスタ
からファーストイン・ファーストアウトシフトメモリへ
の送信データビットの移送が禁止されても、従来技術の
ような欠点は生じない。
また１通信制御装置による特殊キャラクタ処理等の為に
９通信制御装置からの送信キャラクタの送出が一時的に
バッファレジスタが「空」になってから所要ビット数マ
イナス１ビツト経過しても回線上にはファーストイン・
ファーストアウトシフトレジスタに蓄積されている送信
データが正しく送信される。ここで、ノ（、ファレジス
タが空になってからの経過時間を所要ビット数マイナス
１ピツトとした理由は、バッファレジスタからシフトレ
ジスタへの送信キャラクタを移送するタイミングを所要
ビット数により自動的にすることと。
９通信制御装置からの送信キャラクタの送出が一時的に
バッファレジスタが「空」になってから所要ビット数マ
イナス１ビツト経過しても回線上にはファーストイン・
ファーストアウトシフトレジスタに蓄積されている送信
データが正しく送信される。ここで、ノ（、ファレジス
タが空になってからの経過時間を所要ビット数マイナス
１ピツトとした理由は、バッファレジスタからシフトレ
ジスタへの送信キャラクタを移送するタイミングを所要
ビット数により自動的にすることと。
従来はバッファレジスタが「満」から「空」になるまで
の時間がシフトレジスタからファーストイン・ファース
トアウトシフトメモリへデータを移送する速度×８ピッ
ト（上記の例では約１５．６μｓ）であったものを１ピ
ツト（上記の例では１．９５μｓ）にするためである。
の時間がシフトレジスタからファーストイン・ファース
トアウトシフトメモリへデータを移送する速度×８ピッ
ト（上記の例では約１５．６μｓ）であったものを１ピ
ツト（上記の例では１．９５μｓ）にするためである。
なお、上記実施例において、ファーストイン参ファース
トアウトシフトメモリが「空」の状態で。
トアウトシフトメモリが「空」の状態で。
更にシフトレジスタおよびバッファレジスタが「空」の
場合には、送信側゛御回路はアングランエラーの検出を
通信制御装置に通知する。使用されるファーストイン・
ファーストアウトシフトメモリのピット容量は１回線の
ピット伝送速度と通信制御装置の処理速度との差に関連
して適当に定めればよい。
場合には、送信側゛御回路はアングランエラーの検出を
通信制御装置に通知する。使用されるファーストイン・
ファーストアウトシフトメモリのピット容量は１回線の
ピット伝送速度と通信制御装置の処理速度との差に関連
して適当に定めればよい。
以上の説明によシ明らかなように９本発明によれば９回
線への送信データのピット伝送速度とファーストイン・
ファーストアウトシフトメモリに格納するデータ速度と
の差が十分にとれない場合においても、また通常の場合
においても、ファーストイン・ファーストアウトシフト
メモリが空になることがなく、さらに回路構成も簡単に
なる点において、送信データの高速性および装置の経済
線への送信データのピット伝送速度とファーストイン・
ファーストアウトシフトメモリに格納するデータ速度と
の差が十分にとれない場合においても、また通常の場合
においても、ファーストイン・ファーストアウトシフト
メモリが空になることがなく、さらに回路構成も簡単に
なる点において、送信データの高速性および装置の経済
第１図は従来のデータ通信システムに適用される一般的
な送信データ制御方式の概略を示す系統図、第２図は本
発明の実施例の構成を示すブロッグ図、第３図は第２図
におけるファーストイン・ファーストアウトシフトメモ
リの構成例を示すブロック図である。 各図において、１は送信キャラクタ用バッファレジスタ
、２は送信キャラクタ分解用シフトレジスタ、３はファ
ーストイン・ファーストアウトシフトメモリ、３−１〜
３−ｎはファーストイン・ファーストアウトシフトメモ
リの各シフトメモリ段。 ４は送信制御回路、ＰＵはデータ処理装置、ＬＣは通信
制御装置、ＬＡは回路アダプ、りである。
な送信データ制御方式の概略を示す系統図、第２図は本
発明の実施例の構成を示すブロッグ図、第３図は第２図
におけるファーストイン・ファーストアウトシフトメモ
リの構成例を示すブロック図である。 各図において、１は送信キャラクタ用バッファレジスタ
、２は送信キャラクタ分解用シフトレジスタ、３はファ
ーストイン・ファーストアウトシフトメモリ、３−１〜
３−ｎはファーストイン・ファーストアウトシフトメモ
リの各シフトメモリ段。 ４は送信制御回路、ＰＵはデータ処理装置、ＬＣは通信
制御装置、ＬＡは回路アダプ、りである。
Claims (1)
- １８．通信制御装置からの送信キャラクタを一時蓄積す
るバッファレジスタと、該バッファレジスタから得られ
る送信キャラクタをピッドシリアルに分解するシフトレ
ジスタと、該シフトレジスタの出力を記憶するファース
トイン・ファーストアウトシフトメモリとを具備し９通
信制御装置から前記バッファレジスタに送信キャラクタ
が与えられ、前記シフトレジスタを介して前記ファース
トイン・ファーストアウトシフトメモリに順次蓄積しな
がら該ファーストイン・ファーストアウトシフトメモリ
の内容を回線に送出し、前記ファーストイン・ファース
トアウトシフトメモリが「満」の状態になるか、若しく
は前記バッファレジスタの内容が前記シフトレジスタに
移送され、該バッファレジスタが「空」の状態になって
通信制御装置から該バッフ、レジスタに送信キャラクタ
がセットされるまでの間は、所要ピット数マイナス１ビ
ット後、前記ファストイン・ファーストアウトシフトメ
モリへの送信データビットの移送を一時停止し、前記フ
ァーストイン・ファーストアウトシフトメモリが「空」
の状態になるか、若しくは前記バッファレジスタに送信
キャラクタがセットされている場合には、前記ファース
トイン・ファーストアウトシフトメモリへ送信データビ
ットを移送するように制御する回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002574A JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002574A JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58120347A true JPS58120347A (ja) | 1983-07-18 |
| JPH0311143B2 JPH0311143B2 (ja) | 1991-02-15 |
Family
ID=11533139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57002574A Granted JPS58120347A (ja) | 1982-01-11 | 1982-01-11 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342545A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 通信制御装置 |
| JPS6342546A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 通信制御装置 |
-
1982
- 1982-01-11 JP JP57002574A patent/JPS58120347A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342545A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 通信制御装置 |
| JPS6342546A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 通信制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311143B2 (ja) | 1991-02-15 |
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