JPS634336A - 係数掛算用演算回路 - Google Patents
係数掛算用演算回路Info
- Publication number
- JPS634336A JPS634336A JP61148901A JP14890186A JPS634336A JP S634336 A JPS634336 A JP S634336A JP 61148901 A JP61148901 A JP 61148901A JP 14890186 A JP14890186 A JP 14890186A JP S634336 A JPS634336 A JP S634336A
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- JP
- Japan
- Prior art keywords
- bit
- coefficient
- bits
- circuit
- input data
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、ディジタルシステムにおいて、所要のビッ
ト長を有する入力データの系列に所望の係数を掛けた情
報を出力データとして出力する演算回路に関するもので
ある。
ト長を有する入力データの系列に所望の係数を掛けた情
報を出力データとして出力する演算回路に関するもので
ある。
［従来の技術］
第２図は例えば特開昭５５−１６３９８３号公報に示さ
れた従来のこの種の演算回路の概略構成図であり、この
第２図において、１は８ビツトデータの入力端子、２は
係数アドレス発生回路、３は係数ＲＯＭ、４は掛算器、
５は８ビツトデータの出力端子である。
れた従来のこの種の演算回路の概略構成図であり、この
第２図において、１は８ビツトデータの入力端子、２は
係数アドレス発生回路、３は係数ＲＯＭ、４は掛算器、
５は８ビツトデータの出力端子である。
次に動作について説明する。今、８ビツトの入力データ
が入力端子１へ供給されて、これが掛算器４に到来した
とする。すると係数アドレス発生回路２はこのタイミン
グに合わせて所定のアドレスを発生し、係数ＲＯＭ ３
から入力データに対応した８ビツトの係数が読み出され
る。その後は、掛算器４で、入力端子１の入力データと
係数ＲＯＭ３から読み出された対応する８ビツトの係数
との掛は算が行なわれる。このようにして、掛算器４の
出力端子５から８ビツトの演算出力データが出力される
。
が入力端子１へ供給されて、これが掛算器４に到来した
とする。すると係数アドレス発生回路２はこのタイミン
グに合わせて所定のアドレスを発生し、係数ＲＯＭ ３
から入力データに対応した８ビツトの係数が読み出され
る。その後は、掛算器４で、入力端子１の入力データと
係数ＲＯＭ３から読み出された対応する８ビツトの係数
との掛は算が行なわれる。このようにして、掛算器４の
出力端子５から８ビツトの演算出力データが出力される
。
［発明が解決しようとする問題点］
しかしながら、このような従来の演算回路では、以上の
ように構成されているので、回路構成が複雑な掛算器４
を必要とし、また、演算結果のうち下位ビット部分の精
度が悪くなるなどの問題点がある。
ように構成されているので、回路構成が複雑な掛算器４
を必要とし、また、演算結果のうち下位ビット部分の精
度が悪くなるなどの問題点がある。
この発明は上記のような問題点を解消するためになされ
たもので、比較的メモリ容量の少ない複数の読出しメモ
リーと加算回路とを巧みに組合わせることにより、簡単
な回路構成で、演算結果を悪くすることなく、しかも出
力データのビット長を拡張しうるようにした係数掛算用
演算回路を提供するものである。
たもので、比較的メモリ容量の少ない複数の読出しメモ
リーと加算回路とを巧みに組合わせることにより、簡単
な回路構成で、演算結果を悪くすることなく、しかも出
力データのビット長を拡張しうるようにした係数掛算用
演算回路を提供するものである。
［発明を解決するための手段］
この発明に係る係数掛算用演算回路は、入力データ情報
と係数情報とから決まる演算結果を記憶する読出しメモ
リーを複数そなえるとともに、ビット長を分割された上
記入力データが上記の各読出しメモリーの入力アドレス
へ供給されるように構成されて、且つ、上記の各読出し
メモリーからの上記演算結果を加算して出力する加算回
路が設けられたものである。
と係数情報とから決まる演算結果を記憶する読出しメモ
リーを複数そなえるとともに、ビット長を分割された上
記入力データが上記の各読出しメモリーの入力アドレス
へ供給されるように構成されて、且つ、上記の各読出し
メモリーからの上記演算結果を加算して出力する加算回
路が設けられたものである。
［作用コ
この発明における係数掛算用演算回路では、複数の読出
しメモリーに、入力データ情報と係数情報とから決まる
演算結果を複数の読出しメモリーに記憶しておき、ビッ
ト長を分割された入力データを各読出しメモリーの入力
アドレスに供給することにより、各読出しメモリーから
所要の記憶内容を出力させ、その後これらのメモリー出
力を加算回路にて加算して出力データとして出力するこ
とが行なわれる。
しメモリーに、入力データ情報と係数情報とから決まる
演算結果を複数の読出しメモリーに記憶しておき、ビッ
ト長を分割された入力データを各読出しメモリーの入力
アドレスに供給することにより、各読出しメモリーから
所要の記憶内容を出力させ、その後これらのメモリー出
力を加算回路にて加算して出力データとして出力するこ
とが行なわれる。
［発明の実施例コ
以下、この発明の一実施例を図について説明する。第１
図において、１１は８ビツト入カデータを受ける入力端
子、１２は係数アドレス発生回路、１３は１２ビツト出
力データを出力する出力端子、１４は入力データのうち
上位４ビット分を伝送するデータバス、１５は入力デー
タのうち下位４ビット分を伝送するデータバス、１６，
１７．１８はそれぞれＩＫ×８ビットの記憶容量を有す
るＲＯＭ（読出し専用メモリー）で、これらのＲＯＭ１
６．１７．１８はそれぞれ入力データ情報と係数情報と
から決まる演算結果Ｂ ０１． Ｂｏ２． Ｂ、。
図において、１１は８ビツト入カデータを受ける入力端
子、１２は係数アドレス発生回路、１３は１２ビツト出
力データを出力する出力端子、１４は入力データのうち
上位４ビット分を伝送するデータバス、１５は入力デー
タのうち下位４ビット分を伝送するデータバス、１６，
１７．１８はそれぞれＩＫ×８ビットの記憶容量を有す
るＲＯＭ（読出し専用メモリー）で、これらのＲＯＭ１
６．１７．１８はそれぞれ入力データ情報と係数情報と
から決まる演算結果Ｂ ０１． Ｂｏ２． Ｂ、。
（Ｂｏｘ ＋ Ｂｏｘ ｌ ＢＯ３の内容については後
述する）を記憶している。また１９は１２ビット加算回
路で、この加算回路１９では、各ＲＯＭ１６，１７゜１
８からのメモリー内容が加算されてこの加算結果が出力
端子１３から出力データとして出力されるようになって
いる。
述する）を記憶している。また１９は１２ビット加算回
路で、この加算回路１９では、各ＲＯＭ１６，１７゜１
８からのメモリー内容が加算されてこの加算結果が出力
端子１３から出力データとして出力されるようになって
いる。
次に動作について詳細に説明する。今、入力端子１１に
現れる８ビツト入カデータＡ０をＡｏ” （ａｔ＋ａｓ
ｔａｓ＋８４＋ａｉ＋ａｚ＋ａｔ＋ａｏ）とする。また
、この入力データＡ。の上位４ビット分をＡｏｌ、下位
４ビット分をＡ Ｏ２としＡＯＸ” （ａｉｌａｓｌａ
ｓｌａ４）Ａ０２” （ａ３１ａ２１ａｉ！ａｏ）とす
る。そしてこの分割入力データＡ （、１はデータバス
１４を通り、他の分割入力データＡ。２はデータバス１
５を通って、同時に８ビツトのＲＯＭ １６゜１７．１
８の入力アドレスに供給される。また、Ａｏに掛けるべ
き係数は、係数アドレス発生回路１２で指定される。今
、この係数をαとする。そして簡単のため、 ０くα≦１ とする。
現れる８ビツト入カデータＡ０をＡｏ” （ａｔ＋ａｓ
ｔａｓ＋８４＋ａｉ＋ａｚ＋ａｔ＋ａｏ）とする。また
、この入力データＡ。の上位４ビット分をＡｏｌ、下位
４ビット分をＡ Ｏ２としＡＯＸ” （ａｉｌａｓｌａ
ｓｌａ４）Ａ０２” （ａ３１ａ２１ａｉ！ａｏ）とす
る。そしてこの分割入力データＡ （、１はデータバス
１４を通り、他の分割入力データＡ。２はデータバス１
５を通って、同時に８ビツトのＲＯＭ １６゜１７．１
８の入力アドレスに供給される。また、Ａｏに掛けるべ
き係数は、係数アドレス発生回路１２で指定される。今
、この係数をαとする。そして簡単のため、 ０くα≦１ とする。
ところで係数アドレス発生回路１２で指定される係数ア
ドレスは、Ａ １１１１ Ａ０２が８にビットＲＯＭ１
６，１７．１８の入力アドレスに到来する時間に同期し
ている。そして８にビットＲＯＭ１６には、演算結果Ｂ
０１が、また８にビットＲＯＭ１７には、演算結果Ｂ
Ｏ２が、８にビットＲＯＭ１８には、演算結果ＢＱ３が
それぞれ記憶されており、アドレスがアクセスされると
、各演算結果が読み出される。ここでＢｕ工、Ｂ、、、
Ｂｏ、の内容は次のとおりである。
ドレスは、Ａ １１１１ Ａ０２が８にビットＲＯＭ１
６，１７．１８の入力アドレスに到来する時間に同期し
ている。そして８にビットＲＯＭ１６には、演算結果Ｂ
０１が、また８にビットＲＯＭ１７には、演算結果Ｂ
Ｏ２が、８にビットＲＯＭ１８には、演算結果ＢＱ３が
それぞれ記憶されており、アドレスがアクセスされると
、各演算結果が読み出される。ここでＢｕ工、Ｂ、、、
Ｂｏ、の内容は次のとおりである。
Ｂｏ、： Ｉ Ｎ Ｔ ［ＡｏｘαＸ２４］ＢＯ２＝Ｉ
ＮＴ ［［ＩＮＴ ［：Ａ、、ａＸ２’］Ｉ Ｎ
Ｔ ［Ａｏ１α Ｘ ２４コ ｘ２’］／２’コ３
、、 ＝ Ｉ Ｎ Ｔ ［ＡＯ２Ｘαコただし、Ｉ
ＮＴ［Ｘ］は、Ｘの整数部を表す。
ＮＴ ［［ＩＮＴ ［：Ａ、、ａＸ２’］Ｉ Ｎ
Ｔ ［Ａｏ１α Ｘ ２４コ ｘ２’］／２’コ３
、、 ＝ Ｉ Ｎ Ｔ ［ＡＯ２Ｘαコただし、Ｉ
ＮＴ［Ｘ］は、Ｘの整数部を表す。
したがって、ＲＯＭ １６に記憶されている演算結果Ｂ
ｏ１は、Ａ０αの１２ピツ１へ表示のうちの上位８ビツ
トを表し、ＲＯＭ１７に記憶されている演算結果Ｂ ０
２とＲＯＭ１８に記憶されている演算結果ＢＯ３との和
（Ｂｏｘ ＋ ＢＯ３）は、Ａｏａの１２ビツト表示の
うちの下位４ビツトを表すので、これらの演算結果Ｂ
ｌ、１． Ｂ、２． ＢＯ，を１２ビツト加算回路１９
で加算することで、求める１２ビツトの出力データを出
力端子１３から出力することができるのである。
ｏ１は、Ａ０αの１２ピツ１へ表示のうちの上位８ビツ
トを表し、ＲＯＭ１７に記憶されている演算結果Ｂ ０
２とＲＯＭ１８に記憶されている演算結果ＢＯ３との和
（Ｂｏｘ ＋ ＢＯ３）は、Ａｏａの１２ビツト表示の
うちの下位４ビツトを表すので、これらの演算結果Ｂ
ｌ、１． Ｂ、２． ＢＯ，を１２ビツト加算回路１９
で加算することで、求める１２ビツトの出力データを出
力端子１３から出力することができるのである。
このように、本実施例では、３つのＲＯＭ １６〜１８
と加算回路１９とを巧みに組合わせることにより、簡単
な回路構成で、しかも演算結果を悪くすることなく、出
力データのビット長を１２ビツトに拡張することがＣき
る。
と加算回路１９とを巧みに組合わせることにより、簡単
な回路構成で、しかも演算結果を悪くすることなく、出
力データのビット長を１２ビツトに拡張することがＣき
る。
したがつって、このような構成の演算回路を、高品位テ
レビのディジタルコンバーゼンス補正装置の垂直補間回
路に適用したとすると、８ビツトのデータ処理を１２ビ
ツトのデータ処理に精度良く拡張できるので、垂直方向
のコンバーゼンス電流の平滑化が促進される。その結果
、コンバーゼンス補正による走査線スキャニングへの悪
影響をとり除くことができる。
レビのディジタルコンバーゼンス補正装置の垂直補間回
路に適用したとすると、８ビツトのデータ処理を１２ビ
ツトのデータ処理に精度良く拡張できるので、垂直方向
のコンバーゼンス電流の平滑化が促進される。その結果
、コンバーゼンス補正による走査線スキャニングへの悪
影響をとり除くことができる。
［発明の効果コ
以上のように、この発明によれば、複数の読出しメモリ
ーと加算回路とを巧みに組合わせて構成したので、回路
構成が簡単であるほか、演算結果の精度を落とさずに出
力ビツト数を増やせる即ち出力ビット長を拡張できる効
果がある。
ーと加算回路とを巧みに組合わせて構成したので、回路
構成が簡単であるほか、演算結果の精度を落とさずに出
力ビツト数を増やせる即ち出力ビット長を拡張できる効
果がある。
第１図はこの発明の一実施例による係数掛算用演算回路
の概略構成図であり、第２図は従来の係数掛算用演算回
路の概略構成図である。 図において、１１−入力端子、１２−係数アドレス発生
回路、１３−出力端子、１４．１５−データバス、１６
，１７．１８−ＲＯＭ （読出しメモリー）、１９−加
算回路。 なお、図中、同一符号は同一、又は相当部分を示す。
の概略構成図であり、第２図は従来の係数掛算用演算回
路の概略構成図である。 図において、１１−入力端子、１２−係数アドレス発生
回路、１３−出力端子、１４．１５−データバス、１６
，１７．１８−ＲＯＭ （読出しメモリー）、１９−加
算回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 所要のビット長を有する入力データに所望の係数を掛け
た情報を出力データとして出力する演算回路において、
上記の入力データ情報と係数情報とから決まる演算結果
を記憶する読出しメモリーを複数そなえるとともに、ビ
ット長を分割された上記入力データが上記の各読出しメ
モリーの入力アドレスへ供給されるように構成されて、
且つ、上記の各読出しメモリーからの上記演算結果を加
算して出力する加算回路が設けられたことを特徴とする
係数掛算用演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148901A JPS634336A (ja) | 1986-06-24 | 1986-06-24 | 係数掛算用演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148901A JPS634336A (ja) | 1986-06-24 | 1986-06-24 | 係数掛算用演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634336A true JPS634336A (ja) | 1988-01-09 |
Family
ID=15463203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148901A Pending JPS634336A (ja) | 1986-06-24 | 1986-06-24 | 係数掛算用演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925403A (en) * | 1994-01-31 | 1999-07-20 | Matsushita Electric Works, Ltd. | Method of coating a copper film on a ceramic substrate |
| CN1072736C (zh) * | 1994-01-31 | 2001-10-10 | 松下电工株式会社 | 在陶瓷基材上涂覆铜膜的方法 |
-
1986
- 1986-06-24 JP JP61148901A patent/JPS634336A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925403A (en) * | 1994-01-31 | 1999-07-20 | Matsushita Electric Works, Ltd. | Method of coating a copper film on a ceramic substrate |
| CN1072736C (zh) * | 1994-01-31 | 2001-10-10 | 松下电工株式会社 | 在陶瓷基材上涂覆铜膜的方法 |
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