JPS6343380A - ダイオ−ドブレ−クダウン電圧を増加させる為の高シ−ト抵抗多結晶シリコン膜 - Google Patents
ダイオ−ドブレ−クダウン電圧を増加させる為の高シ−ト抵抗多結晶シリコン膜Info
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- JPS6343380A JPS6343380A JP62196496A JP19649687A JPS6343380A JP S6343380 A JPS6343380 A JP S6343380A JP 62196496 A JP62196496 A JP 62196496A JP 19649687 A JP19649687 A JP 19649687A JP S6343380 A JPS6343380 A JP S6343380A
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- semiconductor
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- semiconductor layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
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- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
挟止分用
本発明は、半導体装置に関するものであって、更に詳細
には、ダイオードのブレークダウン電圧を増加させる構
成体に関するものである。
には、ダイオードのブレークダウン電圧を増加させる構
成体に関するものである。
災來艮亙
ダイオードのブレークダウン電圧を増加させる為に半絶
縁性多結晶シリコン（ＳＩＰＯ５）の膜等の゛如き高度
に抵抗性の暎を使用することは従来公知である。この様
な構成体の１例として、第１図に示した如きダイオード
２がある。ダイオード２は、Ｐ壁領域４を有しており、
それは、カソードとして機能するＮ型基板６内に形成さ
れており且つアノードとして機能する。Ｎ十領域８は基
板６とメタル１０との間の電気的接続を容易とさせてお
り、一方Ｐ型領域４はメタル１２に電気的に接触してい
る。高度に抵抗性のＳ Ｉ ＰＯ５Ｏ５膜１６タル１ｏ
とメタル１２との間に設けられており、該暎はダイオー
ド１２のブレークダウン電圧を増加させている。Ｓ Ｉ
ＰＯ５Ｏ５膜１６空乏領域の曲率半径を減少させるこ
とによって、Ｐ領域４とＮ基板６との間の空乏領域１８
の形状を変更させる。Ｓ ＩＰＯ３ＷＪ１６の効果を第
２ａ図及び第２ｂ図に示してあり、それは、ダイオード
２のＰＮ接合を横断して高い逆バイアス電圧を印加した
場合の、５ＩＰＯ８膜１６が存在する場合と存在しない
場合の夫々の場合における空乏領域１８の形状を図示し
ている。Ｓ Ｉ ＰＯ５Ｏ５膜１６存在の場合よりもＳ
Ｉ ＰＯ３膜１６が存在する場合の方が空乏領域１８
の曲率半径は一層大きいので、第２ａ図のダイオードの
ブレークダウン電圧は。
縁性多結晶シリコン（ＳＩＰＯ５）の膜等の゛如き高度
に抵抗性の暎を使用することは従来公知である。この様
な構成体の１例として、第１図に示した如きダイオード
２がある。ダイオード２は、Ｐ壁領域４を有しており、
それは、カソードとして機能するＮ型基板６内に形成さ
れており且つアノードとして機能する。Ｎ十領域８は基
板６とメタル１０との間の電気的接続を容易とさせてお
り、一方Ｐ型領域４はメタル１２に電気的に接触してい
る。高度に抵抗性のＳ Ｉ ＰＯ５Ｏ５膜１６タル１ｏ
とメタル１２との間に設けられており、該暎はダイオー
ド１２のブレークダウン電圧を増加させている。Ｓ Ｉ
ＰＯ５Ｏ５膜１６空乏領域の曲率半径を減少させるこ
とによって、Ｐ領域４とＮ基板６との間の空乏領域１８
の形状を変更させる。Ｓ ＩＰＯ３ＷＪ１６の効果を第
２ａ図及び第２ｂ図に示してあり、それは、ダイオード
２のＰＮ接合を横断して高い逆バイアス電圧を印加した
場合の、５ＩＰＯ８膜１６が存在する場合と存在しない
場合の夫々の場合における空乏領域１８の形状を図示し
ている。Ｓ Ｉ ＰＯ５Ｏ５膜１６存在の場合よりもＳ
Ｉ ＰＯ３膜１６が存在する場合の方が空乏領域１８
の曲率半径は一層大きいので、第２ａ図のダイオードの
ブレークダウン電圧は。
第２ｂ図のダイオードのブレークダウン電圧よりも一層
大きい。ｓ ｒ ｐｏｓ膜を使用するその他の構成体に
付いては、Ｍａｔｓｕｓｈｉｔａ ｅｔ ａｌ、著の「
ＳＩ ＰＯＳプロセスの使用による高度に信頼性のある
高電圧トランジスタ（Ｈｉｇｈｌｙ Ｒｅ１ｉａｂｌｅ
１１ｉｇｈ−Ｖ。
大きい。ｓ ｒ ｐｏｓ膜を使用するその他の構成体に
付いては、Ｍａｔｓｕｓｈｉｔａ ｅｔ ａｌ、著の「
ＳＩ ＰＯＳプロセスの使用による高度に信頼性のある
高電圧トランジスタ（Ｈｉｇｈｌｙ Ｒｅ１ｉａｂｌｅ
１１ｉｇｈ−Ｖ。
ｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒｓ ｂｙ Ｕｓｅ
ｏｆ ｔｈｅ ５ＩＰＯ５ＰｒｏｃｅｓＳ）Ｊ、ＩＥＥ
Ｅトランズアクションズ・オン・エレクトロン・デバイ
シーズ、１９７６年８月、に記載されている。
ｏｆ ｔｈｅ ５ＩＰＯ５ＰｒｏｃｅｓＳ）Ｊ、ＩＥＥ
Ｅトランズアクションズ・オン・エレクトロン・デバイ
シーズ、１９７６年８月、に記載されている。
典型的な５ＩＰＯ５膜は約１０６乃至１０１０Ω／口の
抵抗を示し、且つ酸素でドープした多結晶シリコンを有
している。然し乍ら、５ｒｐｏｓ膜を形成する為には特
別のＣＶＤ反応器が必要とされる。この様な反応器は典
型的にＳ Ｉ ＰＯ５膜付着の専用である。更に、Ｓ
Ｉ ＰＯ８膜を形成した後には、その膜の抵抗を調節す
ることは不可能である。
抵抗を示し、且つ酸素でドープした多結晶シリコンを有
している。然し乍ら、５ｒｐｏｓ膜を形成する為には特
別のＣＶＤ反応器が必要とされる。この様な反応器は典
型的にＳ Ｉ ＰＯ５膜付着の専用である。更に、Ｓ
Ｉ ＰＯ８膜を形成した後には、その膜の抵抗を調節す
ることは不可能である。
多結晶シリコンを選択したＰ又はＮ型ドーパントでドー
プすることによって多結晶シリコン抵抗を形成すること
も従来公知である。然し乍ら、高い値であるが精密に制
御した抵抗値を示す多結晶シリコン膜を形成することは
回連である。膜１６の如き膜は高度に抵抗性でなければ
ならないので。
プすることによって多結晶シリコン抵抗を形成すること
も従来公知である。然し乍ら、高い値であるが精密に制
御した抵抗値を示す多結晶シリコン膜を形成することは
回連である。膜１６の如き膜は高度に抵抗性でなければ
ならないので。
Ｐ又はＮ型ドーパントで多結晶シリコンをドープするこ
とによって与えられる膜は、通１１ｔ、上述した如くダ
イオードのブレークダウン電圧を増加させる為には使用
されない。
とによって与えられる膜は、通１１ｔ、上述した如くダ
イオードのブレークダウン電圧を増加させる為には使用
されない。
目 的
本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ダイオード上に高度
に抵抗性の多結晶シリコン膜を形成してそのダイオード
のブレークダウン電圧を増加させることを目的とする。
した如き従来技術の欠点を解消し、ダイオード上に高度
に抵抗性の多結晶シリコン膜を形成してそのダイオード
のブレークダウン電圧を増加させることを目的とする。
構成
本発明に拠れば、ダイオード上に高度に抵抗性（Ｉｆ
”’ ｔｒＴ 品：□ ’Ｉ −ｌ ’、 ／ ｌ１７
’ｊ 、’ｒ旬ｐ ｌ屯ｉ 、１１．．１７ ｔｈ ’
ｊ” ＋’ヤー１；のブレークダウン電圧が増加される
。該多結晶シリコン膜は、ボロン及び燐の如きＰ型及び
Ｎ型の両方のドーパントの所定の量でドープし、且つ所
定の温度へ加熱させる。該膜を適宜ドープし且つ加熱す
ることによって、該膜の抵抗率は所望の値に調節される
・重要なことであるが、高抵抗値の場合、該膜の抵抗は
、従来のドーピングプロセスを使用してドープした多結
晶シリコンの抵抗よりも一層高い精度で制御することが
可能である。更に、該膜を従来の半導体形成装置で形成
することが可能であり、且つＳ Ｉ ＰＯＳ膜を形成す
る為に ゛使用する特別の装置を必要とすることがない
。
”’ ｔｒＴ 品：□ ’Ｉ −ｌ ’、 ／ ｌ１７
’ｊ 、’ｒ旬ｐ ｌ屯ｉ 、１１．．１７ ｔｈ ’
ｊ” ＋’ヤー１；のブレークダウン電圧が増加される
。該多結晶シリコン膜は、ボロン及び燐の如きＰ型及び
Ｎ型の両方のドーパントの所定の量でドープし、且つ所
定の温度へ加熱させる。該膜を適宜ドープし且つ加熱す
ることによって、該膜の抵抗率は所望の値に調節される
・重要なことであるが、高抵抗値の場合、該膜の抵抗は
、従来のドーピングプロセスを使用してドープした多結
晶シリコンの抵抗よりも一層高い精度で制御することが
可能である。更に、該膜を従来の半導体形成装置で形成
することが可能であり、且つＳ Ｉ ＰＯＳ膜を形成す
る為に ゛使用する特別の装置を必要とすることがない
。
失鹿■
以下、添付の図面を参考に、本願の具体的実施の態様に
付いて詳細に説明する。
付いて詳細に説明する。
本発明に基づいてダイオードを形成するプロセスは、第
３図に示した如く、Ｎ型法板３４内にＰ型アノード領域
３０とＮ十領域３２を形成するステップから開始される
。基板３４は、典型的に、シリ １ンＣあり、１１−）
河ｉ１吃ＩＩ （１，１シげコｌ ′、１．ロ１曲１１
“！約１１イオン注入か、又は熱予備付着とそれに続く
熱拡散かのいずれかによって形成される。Ｉ実施例にお
いては、基板３４は１０乃至１００Ω・Ｃｌ１ｌの固有
抵抗にドープされており、領域３０は１００乃至２００
Ω／口のシート抵抗にドープされており、且つ領域３２
は１０乃至２０Ω／口のシート抵抗にドープされている
。基板３４はカンードとして機能し、且つＮ十領域３２
は爾後に形成されるメタル層への基板３４の電気的コン
タクトを容易とさせている。次いで、二酸化シリコンｍ
３４を１例えば熱酸化によって、基板３４の上に形成し
、且つ例えばＣＶＤによって、ドープしていない多結晶
シリコン層３６を該二酸化シリコン層３５の上に形成す
る。多結晶シリコン層３６は、典型的に、５０００乃至
６０００人の厚さである。
３図に示した如く、Ｎ型法板３４内にＰ型アノード領域
３０とＮ十領域３２を形成するステップから開始される
。基板３４は、典型的に、シリ １ンＣあり、１１−）
河ｉ１吃ＩＩ （１，１シげコｌ ′、１．ロ１曲１１
“！約１１イオン注入か、又は熱予備付着とそれに続く
熱拡散かのいずれかによって形成される。Ｉ実施例にお
いては、基板３４は１０乃至１００Ω・Ｃｌ１ｌの固有
抵抗にドープされており、領域３０は１００乃至２００
Ω／口のシート抵抗にドープされており、且つ領域３２
は１０乃至２０Ω／口のシート抵抗にドープされている
。基板３４はカンードとして機能し、且つＮ十領域３２
は爾後に形成されるメタル層への基板３４の電気的コン
タクトを容易とさせている。次いで、二酸化シリコンｍ
３４を１例えば熱酸化によって、基板３４の上に形成し
、且つ例えばＣＶＤによって、ドープしていない多結晶
シリコン層３６を該二酸化シリコン層３５の上に形成す
る。多結晶シリコン層３６は、典型的に、５０００乃至
６０００人の厚さである。
重要なことであるが、二酸化シリコン層３５は。
下側に存在するシリコン基板３４．領域３０、又は領域
３２からドーパントが多結晶シリコン層３６内へ侵入す
ることを防止している。
３２からドーパントが多結晶シリコン層３６内へ侵入す
ることを防止している。
本発明の１実施例においては１次いで、多結晶シリコン
瘤３６を、１９８４年にソリッド・ステート°エレクト
ロニクスにおいて発行されたＭｉｎｇ−Ｋｗａｎｇ Ｌ
ｅｅの［半絶縁性多結晶シリコン抵抗に関して（Ｏｎ
ｔｈｅ ＳＳｅｍ１−Ｉｎ５ｕｌａｔｉｎ Ｐｏ１ｙｃ
ｒｙｓｔａｌｌｉｎｅＳｉｌｉｃｏｎ Ｒｅ５ｉｓｔｏ
ｒ）Ｊという文献に記載されている処理方法に類似した
態様で処理する。
瘤３６を、１９８４年にソリッド・ステート°エレクト
ロニクスにおいて発行されたＭｉｎｇ−Ｋｗａｎｇ Ｌ
ｅｅの［半絶縁性多結晶シリコン抵抗に関して（Ｏｎ
ｔｈｅ ＳＳｅｍ１−Ｉｎ５ｕｌａｔｉｎ Ｐｏ１ｙｃ
ｒｙｓｔａｌｌｉｎｅＳｉｌｉｃｏｎ Ｒｅ５ｉｓｔｏ
ｒ）Ｊという文献に記載されている処理方法に類似した
態様で処理する。
この様な実施例において、多結晶シリコン層３６は、例
えばイオン注入によって、燐等のＮ型ドーパントをドー
プする。このプロセスの間、約５０乃至１５０ＫｅＶの
注入エネルギ及び約１０１３乃至５ Ｘ １０”イオン
数／ｄの間のドーズが使用される。その後に、該膜を１
５分の間約１００゜℃の温度へ加熱して、多結晶シリコ
ン層３６をアニールする。
えばイオン注入によって、燐等のＮ型ドーパントをドー
プする。このプロセスの間、約５０乃至１５０ＫｅＶの
注入エネルギ及び約１０１３乃至５ Ｘ １０”イオン
数／ｄの間のドーズが使用される。その後に、該膜を１
５分の間約１００゜℃の温度へ加熱して、多結晶シリコ
ン層３６をアニールする。
次いで、多結晶シリコン層３６を、例えば、約５０乃至
１５０ＫｅＶの注入エネルギと約１０１３乃至５ Ｘ
１０”イオン数／ｃｄの範囲内のドーズを使用して、イ
オン注入によって、ボロンの如きＰ型ドーパントでドー
プさせる。典型的に、Ｐ型ドーパントのドーズは、略Ｎ
型ドーパントのドーズと等しい。多結晶シリコン層３６
の抵抗は、部分的に、Ｐ型及びＮ型注入ドーズ量の間の
差異に依存する。
１５０ＫｅＶの注入エネルギと約１０１３乃至５ Ｘ
１０”イオン数／ｃｄの範囲内のドーズを使用して、イ
オン注入によって、ボロンの如きＰ型ドーパントでドー
プさせる。典型的に、Ｐ型ドーパントのドーズは、略Ｎ
型ドーパントのドーズと等しい。多結晶シリコン層３６
の抵抗は、部分的に、Ｐ型及びＮ型注入ドーズ量の間の
差異に依存する。
その後に、ウェハを選択した時間の間（例えば。
３０分）選択した温度（１実施例においては、１０００
℃）へ加熱する。重要なことであるが、多結晶シリコン
層３６のシート抵抗は、選択した温度及び時間の関数で
ある。温度が高ければ高い程。
℃）へ加熱する。重要なことであるが、多結晶シリコン
層３６のシート抵抗は、選択した温度及び時間の関数で
ある。温度が高ければ高い程。
多結晶シリコンｆＦ！Ｊ３６の固有抵抗はそれだけ一層
高くなる。この現象の理由は完全には理解されていない
。然し乍ら、従来技術による場合、即ち多結晶シリコン
に単一の導電型のドーパントをイオン注入し且つそのド
ーズを変化させることによってその固有抵抗を制御する
従来の方法によるよりも、多結晶シリコン層３６の固有
抵抗は、選択した温度を変化させることによって一層大
きな精度で制御することが可能である。上述した実施例
においては、多結晶シリコン層３６を熱処理した後に、
暦３６は４ Ｘ １０７乃至８ Ｘ １０ Ｘ７Ω／口
の間のシート抵抗を示す。
高くなる。この現象の理由は完全には理解されていない
。然し乍ら、従来技術による場合、即ち多結晶シリコン
に単一の導電型のドーパントをイオン注入し且つそのド
ーズを変化させることによってその固有抵抗を制御する
従来の方法によるよりも、多結晶シリコン層３６の固有
抵抗は、選択した温度を変化させることによって一層大
きな精度で制御することが可能である。上述した実施例
においては、多結晶シリコン層３６を熱処理した後に、
暦３６は４ Ｘ １０７乃至８ Ｘ １０ Ｘ７Ω／口
の間のシート抵抗を示す。
多結晶シリコン層３６の適宜の熱処理の後に、従来のホ
トリソグラフィ技術を使用して、層３６をパターン形成
する。更に、多結晶シリコン層３６のパターニングの過
程中に露呈される二酸化シリコン層３５の部分は除去さ
れ、その際にその下側に存在する半導体物質への電気的
コンタクトを形成することを可能としている。次いで、
メタルコンタクト３８ａ及び３８ｂをダイオードの上に
形成する（第４図）。メタルコンタクト３８ａは多結晶
シリコン膜３６及び領域３０へ電気的に接触し、一方メ
タルコンタクト３８ｂはＮ十領域３２及び多結晶シリコ
ン膜３６へ電気的に接触する。
トリソグラフィ技術を使用して、層３６をパターン形成
する。更に、多結晶シリコン層３６のパターニングの過
程中に露呈される二酸化シリコン層３５の部分は除去さ
れ、その際にその下側に存在する半導体物質への電気的
コンタクトを形成することを可能としている。次いで、
メタルコンタクト３８ａ及び３８ｂをダイオードの上に
形成する（第４図）。メタルコンタクト３８ａは多結晶
シリコン膜３６及び領域３０へ電気的に接触し、一方メ
タルコンタクト３８ｂはＮ十領域３２及び多結晶シリコ
ン膜３６へ電気的に接触する。
その結果得られる多結晶シリコン膜３６は、典型的に、
５００Ｖを越えるブレークダウン電圧を持ったダイオー
ドと共に使用される。
５００Ｖを越えるブレークダウン電圧を持ったダイオー
ドと共に使用される。
第５図は１本発明プロセスを使用して形成される多結晶
シリコン膜に対する加熱時間とシート抵抗との間の関係
を示している。第５図の膜は５゜１００人の厚さであり
、且つ５．ｌＸ１０１４ボロンイオン／ｄ及び５．ｌＸ
１０１４燐イオン／ｑイでドープされている。曲線４ｏ
は、該膜を４５０’Ｃへ加熱することに応答して該膜に
よって示されるシート抵抗を示しており、且つ曲線４２
は、該膜を１０００℃へ加熱することに応答して対応す
る抵抗を示している。理解される如く、該膜の抵抗は約
１０分の間１０００℃へ加熱することに応答して約１０
５のファクターだけ増加する。第４図にグラフで示した
データは、上掲のＭｉｎｇ−Ｋｗａｎｇ Ｌｅｅの文献
に掲載されているデータから取ったものである。
シリコン膜に対する加熱時間とシート抵抗との間の関係
を示している。第５図の膜は５゜１００人の厚さであり
、且つ５．ｌＸ１０１４ボロンイオン／ｄ及び５．ｌＸ
１０１４燐イオン／ｑイでドープされている。曲線４ｏ
は、該膜を４５０’Ｃへ加熱することに応答して該膜に
よって示されるシート抵抗を示しており、且つ曲線４２
は、該膜を１０００℃へ加熱することに応答して対応す
る抵抗を示している。理解される如く、該膜の抵抗は約
１０分の間１０００℃へ加熱することに応答して約１０
５のファクターだけ増加する。第４図にグラフで示した
データは、上掲のＭｉｎｇ−Ｋｗａｎｇ Ｌｅｅの文献
に掲載されているデータから取ったものである。
メタル３８ａ、３８ｂと多結晶シリコン３６との間のコ
ンタクトが抵抗性であることが注目される。１実施例に
おいて、メタル３８ａ、３８ｂに直ぐ隣接する多結晶シ
リコン３６の部分内にＮ＋領領域形成して、コンタクト
抵抗を緩和させている。然し乍ら、多結晶シリコン３６
を介してメタル３６ａからメタル３６ｂへ流れる小さな
電流の為に、このことは通常必要ではない。
ンタクトが抵抗性であることが注目される。１実施例に
おいて、メタル３８ａ、３８ｂに直ぐ隣接する多結晶シ
リコン３６の部分内にＮ＋領領域形成して、コンタクト
抵抗を緩和させている。然し乍ら、多結晶シリコン３６
を介してメタル３６ａからメタル３６ｂへ流れる小さな
電流の為に、このことは通常必要ではない。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、高度
に抵抗性の多結晶シリコンの膜を、アノードとして機能
するＰ型基板内にＮ型カソードを形成したダイオードの
上に形成させることも可能である。上述した多結晶シリ
コン膜は、又、例えばガリウム砒素等のシリコン以外の
半導体物質内に形成したダイオードの上に形成すること
も可能である。更に、例えばトランジスタ、５ＣＲ１及
びトライアック、等のその他の高電圧半導体装置は、高
電圧ブロッキング能力を必要とする１個のＰＮ接合を持
っているので。
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、高度
に抵抗性の多結晶シリコンの膜を、アノードとして機能
するＰ型基板内にＮ型カソードを形成したダイオードの
上に形成させることも可能である。上述した多結晶シリ
コン膜は、又、例えばガリウム砒素等のシリコン以外の
半導体物質内に形成したダイオードの上に形成すること
も可能である。更に、例えばトランジスタ、５ＣＲ１及
びトライアック、等のその他の高電圧半導体装置は、高
電圧ブロッキング能力を必要とする１個のＰＮ接合を持
っているので。
上述した技術は、これらの高電圧半導体装置を製造する
為に使用することが可能である。
為に使用することが可能である。
第１図は従来技術に基づいて構成されたダイオードの概
略断面図、第２ａ図及び第２ｂ図は高逆バイアス電圧を
ダイオードのＰＮ接合を横断して印加させた場合のＳ
Ｉ ＰＯ３が存在する場合と存在しない場合の第１図の
ダイオードにおける空乏領域を夫々示した各概略説明図
、第３図及び第１１図は本発明に基づく製造方法の過程
におけるダイオードを示した各概略断面図、第５図はＰ
型及びＮ型ドーパントの両方でイオン注入した多結晶シ
リコン膜の抵抗と加熱時間との間の関係を示したグラフ
図、である。 （符号の説明） ３０：Ｐ型アノード領域 ３４：Ｎ型基板 ３５：二酸化シリコン層 ３６：多結晶シリコン層 ３８：メタル 特許出願人 シリコン以外 インコーホレイテッ
ド ：°ｌ；・（−１ 代理人 小 橋 −男（Ｌ、”： ｉｌ／Ｉ−１・ ′ １
略断面図、第２ａ図及び第２ｂ図は高逆バイアス電圧を
ダイオードのＰＮ接合を横断して印加させた場合のＳ
Ｉ ＰＯ３が存在する場合と存在しない場合の第１図の
ダイオードにおける空乏領域を夫々示した各概略説明図
、第３図及び第１１図は本発明に基づく製造方法の過程
におけるダイオードを示した各概略断面図、第５図はＰ
型及びＮ型ドーパントの両方でイオン注入した多結晶シ
リコン膜の抵抗と加熱時間との間の関係を示したグラフ
図、である。 （符号の説明） ３０：Ｐ型アノード領域 ３４：Ｎ型基板 ３５：二酸化シリコン層 ３６：多結晶シリコン層 ３８：メタル 特許出願人 シリコン以外 インコーホレイテッ
ド ：°ｌ；・（−１ 代理人 小 橋 −男（Ｌ、”： ｉｌ／Ｉ−１・ ′ １
Claims (1)
- 【特許請求の範囲】 １、ＰＮ接合を包含する半導体装置を形成する方法にお
いて、第２導電型の第２半導体領域内に第１導電型の第
１半導体領域を形成し、前記第２半導体領域の少なくと
も一部の上に多結晶半導体層を形成し、前記多結晶半導
体層は前記第１及び第２半導体領域間の空乏領域上方を
延在しており、前記多結晶半導体層をＮ型ドーパントで
ドープし、前記多結晶半導体層をＰ型ドーパントでドー
プし、前記多結晶半導体層を加熱し、前記多結晶半導体
層の抵抗は前記加熱ステップに応答して増加し、その際
に前記多結晶半導体層は前記第１及び第２半導体領域間
のＰＮ接合のブレークダウン電圧を増加させる、上記各
ステップを有することを特徴とする方法。 ２、特許請求の範囲第１項において、前記Ｐ型及びＮ型
のドーパントは、夫々、ボロン及び燐であることを特徴
とする方法。 ３、特許請求の範囲第１項において、更に、前記第２半
導体領域内に前記第２導電型の第３半導体領域を形成し
、前記第３半導体領域は前記第２半導体領域のドーパン
ト濃度よりも一層大きなドーパント濃度を持っており、
前記多結晶半導体層は前記第３半導体領域の一部の上を
延在しており、前記第１及び第３半導体領域を電気的に
接触させる為に導電層を形成することを特徴とする方法
。 ４、特許請求の範囲第１項において、前記多結晶半導体
層内に導入させた前記Ｐ型ドーパントは、前記Ｎ型ドー
パントのドーパント濃度と略等しいドーパント濃度を持
っていることを特徴とする方法。 ５、第１導電型の第１半導体領域、前記第１半導体領域
内に形成した第２導電型の第２半導体領域、前記第１及
び第２半導体領域間に形成されている空乏領域、前記空
乏領域上方に形成されている多結晶半導体層、を有して
おり、前記多結晶半導体層は前記空乏領域の形状を変化
させ且つその際にダイオードのブレークダウン電圧を増
加させ、前記多結晶半導体層はＰ及びＮ型の両方のドー
パントを包含していることを特徴とする半導体装置。 ６、特許請求の範囲第５項において、前記Ｐ及びＮ型ド
ーパントは略等しいドーパント濃度を持っていることを
特徴とする半導体装置。 ７、特許請求の範囲第５項において、前記Ｐ及びＮ型ド
ーパントは、夫々、ボロン及び燐を有していることを特
徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89440386A | 1986-08-08 | 1986-08-08 | |
| US894403 | 1986-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6343380A true JPS6343380A (ja) | 1988-02-24 |
Family
ID=25403029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196496A Pending JPS6343380A (ja) | 1986-08-08 | 1987-08-07 | ダイオ−ドブレ−クダウン電圧を増加させる為の高シ−ト抵抗多結晶シリコン膜 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0255968A3 (ja) |
| JP (1) | JPS6343380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020150025A (ja) * | 2019-03-11 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170469A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 半導体装置 |
| JP4234216B2 (ja) * | 1995-12-27 | 2009-03-04 | ゼロックス コーポレイション | シリコン制御整流器及び高電圧ｓｃｒスイッチ |
| CN113517193B (zh) * | 2021-04-06 | 2022-03-11 | 江苏新顺微电子股份有限公司 | 一种提高沟槽mos结构肖特基二极管性能的工艺方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1348697A (en) * | 1970-07-31 | 1974-03-20 | Fairchild Camera Instr Co | Semiconductors |
| JPS60109260A (ja) * | 1983-11-15 | 1985-06-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 補償された多結晶シリコン抵抗素子 |
| DE3520599A1 (de) * | 1984-06-15 | 1985-12-19 | Rca Corp., Princeton, N.J. | Halbleiterbauelement |
-
1987
- 1987-07-17 EP EP87201373A patent/EP0255968A3/en not_active Withdrawn
- 1987-08-07 JP JP62196496A patent/JPS6343380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020150025A (ja) * | 2019-03-11 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0255968A3 (en) | 1988-08-10 |
| EP0255968A2 (en) | 1988-02-17 |
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