JPS6127680A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6127680A JPS6127680A JP14917984A JP14917984A JPS6127680A JP S6127680 A JPS6127680 A JP S6127680A JP 14917984 A JP14917984 A JP 14917984A JP 14917984 A JP14917984 A JP 14917984A JP S6127680 A JPS6127680 A JP S6127680A
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法の改良に関する。
従来第１図図示のＥ Ｐ ＲＯＭ （Ｅ １ｅｃｔｒｉ
ｃａｌｌｙｐ ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｑ
ｎｌｙ ｎ＋ｃｍｏｒｙ）は例えば以下のようにして
製造されている。
ｃａｌｌｙｐ ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｑ
ｎｌｙ ｎ＋ｃｍｏｒｙ）は例えば以下のようにして
製造されている。
まず、例えばＰ−型シリコン基板１の図示しないフィー
ルド酸化膜によって囲まれた島状の素子領域表面に第１
の酸化膜を形成した後、全面にフローティングゲ−１〜
となる第１の多結晶シリコン膜を堆積する。次に、この
第１の多結晶シリコン膜に例えばＰＯＣｊ２ｑを拡ｎ（
源としてリンをトープした後、その一部を選択的にエツ
チングする。
ルド酸化膜によって囲まれた島状の素子領域表面に第１
の酸化膜を形成した後、全面にフローティングゲ−１〜
となる第１の多結晶シリコン膜を堆積する。次に、この
第１の多結晶シリコン膜に例えばＰＯＣｊ２ｑを拡ｎ（
源としてリンをトープした後、その一部を選択的にエツ
チングする。
つづいて、例えは酸化性ガスどして酸素又は水蒸気を用
いて１０００℃以下の低温酸化を行ない、第１の多結晶
シリコン膜の表面に第２の熱酸化膜を形成した後、全面
にコントロールゲートとなる第２の多結晶シリコン膜を
堆積し、不純物をドープする。次いで、写真蝕刻法によ
り第２の多結晶シリコン膜、第２の熱酸化膜、第１の多
結晶シリコン膜及び第１の熱酸化膜を順次エツチングし
て、第１のゲート酸化ｇＩ２、フローティングゲート３
、第２のゲート潴化膜４及びコントロールゲート５を形
成する。つづいて、これらをマスクとして利用し、Ｎ型
不純物、例えばＡｓをイオン注入する。
いて１０００℃以下の低温酸化を行ない、第１の多結晶
シリコン膜の表面に第２の熱酸化膜を形成した後、全面
にコントロールゲートとなる第２の多結晶シリコン膜を
堆積し、不純物をドープする。次いで、写真蝕刻法によ
り第２の多結晶シリコン膜、第２の熱酸化膜、第１の多
結晶シリコン膜及び第１の熱酸化膜を順次エツチングし
て、第１のゲート酸化ｇＩ２、フローティングゲート３
、第２のゲート潴化膜４及びコントロールゲート５を形
成する。つづいて、これらをマスクとして利用し、Ｎ型
不純物、例えばＡｓをイオン注入する。
つづいて、熱酸化を行ない、前記コントロールゲート５
の表面、フローティングゲート３の側面及び露出した基
板１の表面に後酸化膜６を形成するとともに、前記ＡＳ
イオン注入層を活性化してＮ＋＋ソース、ドレイン領域
７．８を形成する。
の表面、フローティングゲート３の側面及び露出した基
板１の表面に後酸化膜６を形成するとともに、前記ＡＳ
イオン注入層を活性化してＮ＋＋ソース、ドレイン領域
７．８を形成する。
次いで、全面にパッシベーション膜としてＰＳＧ膜９を
堆積した後、このＰ Ｓ Ｇ １１９！ ９及び前記後
酸化膜６の一部を選択的にエツチングしてコンタクトホ
ール１０．１０を開孔し、更に全面にＡ１−８１膜を蒸
着した後、パターニングしてソース電極１１及びドレイ
ン電極１２を形成してＥＰＲＯＭセルを製造する。
堆積した後、このＰ Ｓ Ｇ １１９！ ９及び前記後
酸化膜６の一部を選択的にエツチングしてコンタクトホ
ール１０．１０を開孔し、更に全面にＡ１−８１膜を蒸
着した後、パターニングしてソース電極１１及びドレイ
ン電極１２を形成してＥＰＲＯＭセルを製造する。
上述したＥ Ｐ ＲＯＭセルはセル１ヘランジスタのＮ
＋型トドレイン領域８コントロールゲート５とに正の高
電圧を印加してフローティングゲート３へ電子を注入し
、書込みを行なうデバイスである。
＋型トドレイン領域８コントロールゲート５とに正の高
電圧を印加してフローティングゲート３へ電子を注入し
、書込みを行なうデバイスである。
しかしながら、書込み後コントロールゲート５に正の高
電圧を印加すると、フローティングゲート３への注入電
子がコン１−ロールゲート５へ抜け、記憶が保持されな
い場合があるという欠点がある。
電圧を印加すると、フローティングゲート３への注入電
子がコン１−ロールゲート５へ抜け、記憶が保持されな
い場合があるという欠点がある。
これは第２のゲート酸化膜４の耐圧劣化のためであり、
その原因は以下のように考えられる。すなわち、７０−
ティングゲ−１・どなる第１の多結晶シリコン膜は種々
の面方位を有するグレインから構成されているため、表
面に凹凸（ｓｕｒｆａｓｅａｓｐＱｒｉｔＶ）がある。
その原因は以下のように考えられる。すなわち、７０−
ティングゲ−１・どなる第１の多結晶シリコン膜は種々
の面方位を有するグレインから構成されているため、表
面に凹凸（ｓｕｒｆａｓｅａｓｐＱｒｉｔＶ）がある。
これを１０００℃以下の低温酸化により酸化し、第２の
ゲート酸化Ｉｆ！ ４を形成すると、フローティングゲ
−１−３と第２のゲート酸化膜４との界面に凹凸が生し
る。これが第２のゲート酸化膜４の耐圧劣化を招くもの
である。
ゲート酸化Ｉｆ！ ４を形成すると、フローティングゲ
−１−３と第２のゲート酸化膜４との界面に凹凸が生し
る。これが第２のゲート酸化膜４の耐圧劣化を招くもの
である。
このような現象は１１００℃以上の高温プロセスによっ
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、ウェハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので有効な対策とはなりえない。
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、ウェハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので有効な対策とはなりえない。
本発明は上記事情に鑑みてなされたものであり、デバイ
スの歩留りを低下することなく、第２のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記１ｇ装置
を製造し得る方法を提供しようとするものである。
スの歩留りを低下することなく、第２のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記１ｇ装置
を製造し得る方法を提供しようとするものである。
本発明の半導体記憶装置の製造方法は、第１導電型の半
導体基板の素子領域表面に第１の絶縁膜を形成し、全面
に不純物をドープした第１の非単結晶シリコン膜を堆積
した後、微量の酸素を含む不活性ガス中゛Ｃ熱処理し、
更に微量の酸素を含む不活性ガスを酸化性ガスに変えて
熱処理を行ない、第１の非単結晶シリコン膜の表面に第
２の絶縁膜（熱酸化膜）を形成、次いで第２の非単結晶
シリコン膜の堆積、パターニングおよび第２導電型のソ
ース、ドレイン形成を行なうことを骨子とするものであ
る。
導体基板の素子領域表面に第１の絶縁膜を形成し、全面
に不純物をドープした第１の非単結晶シリコン膜を堆積
した後、微量の酸素を含む不活性ガス中゛Ｃ熱処理し、
更に微量の酸素を含む不活性ガスを酸化性ガスに変えて
熱処理を行ない、第１の非単結晶シリコン膜の表面に第
２の絶縁膜（熱酸化膜）を形成、次いで第２の非単結晶
シリコン膜の堆積、パターニングおよび第２導電型のソ
ース、ドレイン形成を行なうことを骨子とするものであ
る。
上述したように微量の酸素を含む不活性ガス中で熱処理
を行なうことにより、第１の非単結晶シリコン膜にドー
プされた不純物の濃度を均一にするとともに第１の非単
結晶シリコン膜中に予め存在している応力を緩和するこ
とができる。この状態を保ったまま微量の酸素を含む不
活性ガスを酸化性ガスに変えて熱処理を行なうと第１の
非単結晶シリコン膜の表面は均等に酸化され、第２の絶
縁Ｂｌ（熱酸化膜）の膜厚が均一となる。また、微量の
酸素を含む不活性カス中ての熱処理により第１の非単結
晶シリコン膜中のグレインの成長も同時に起り、この結
果表面の凹凸が少なくなっているため、酸化性ガスを用
いた低温酸化により第２の絶縁膜を形成した場合、第２
の絶縁膜と第１の非単結晶シリコン膜との界面における
凹凸を低減することができる。微量の酸素を含む不活性
ガス中での熱処理により第１の非単結晶シリコン膜の表
面に数十人の酸化膜が形成され、第１の非単結晶シリコ
ン膜の表面が荒れるのを防止するとともに第１の非単結
晶シリコン膜から不純物が蒸発するのを防止する保護膜
どなるため、第２の絶縁膜の耐圧のバラツキを低減する
ことができる。しかも、この酸化膜は極めて薄゛いため
、上述したような耐圧を改善する効果には同等悪影響を
与えない。
を行なうことにより、第１の非単結晶シリコン膜にドー
プされた不純物の濃度を均一にするとともに第１の非単
結晶シリコン膜中に予め存在している応力を緩和するこ
とができる。この状態を保ったまま微量の酸素を含む不
活性ガスを酸化性ガスに変えて熱処理を行なうと第１の
非単結晶シリコン膜の表面は均等に酸化され、第２の絶
縁Ｂｌ（熱酸化膜）の膜厚が均一となる。また、微量の
酸素を含む不活性カス中ての熱処理により第１の非単結
晶シリコン膜中のグレインの成長も同時に起り、この結
果表面の凹凸が少なくなっているため、酸化性ガスを用
いた低温酸化により第２の絶縁膜を形成した場合、第２
の絶縁膜と第１の非単結晶シリコン膜との界面における
凹凸を低減することができる。微量の酸素を含む不活性
ガス中での熱処理により第１の非単結晶シリコン膜の表
面に数十人の酸化膜が形成され、第１の非単結晶シリコ
ン膜の表面が荒れるのを防止するとともに第１の非単結
晶シリコン膜から不純物が蒸発するのを防止する保護膜
どなるため、第２の絶縁膜の耐圧のバラツキを低減する
ことができる。しかも、この酸化膜は極めて薄゛いため
、上述したような耐圧を改善する効果には同等悪影響を
与えない。
なお、本発明において、酸化性ガスをアルゴンもしくは
窒素又はこれらの混合カスと、酸素もしくは水蒸気又は
これらの混合ガスとの混合ガスとし、酸素を微量に含む
不活性ガス中て熱処理したときの温度を維持したまま更
に酸素を微量に含む不活性ガスを酸化性ガスに変えて熱
処理を行ない、第１の非単結晶シリコン膜の表面に第２
の絶縁膜（熱酸化膜）を形成するようにすれば、酸素又
は水蒸気の分圧により第２の絶縁膜の膜厚を制御するこ
とができる。
窒素又はこれらの混合カスと、酸素もしくは水蒸気又は
これらの混合ガスとの混合ガスとし、酸素を微量に含む
不活性ガス中て熱処理したときの温度を維持したまま更
に酸素を微量に含む不活性ガスを酸化性ガスに変えて熱
処理を行ない、第１の非単結晶シリコン膜の表面に第２
の絶縁膜（熱酸化膜）を形成するようにすれば、酸素又
は水蒸気の分圧により第２の絶縁膜の膜厚を制御するこ
とができる。
〔発明の実施例）
以下、本発明の実施例を第２図（ａ）〜（ｆ）を参照し
て説明する。
て説明する。
まず、比抵抗１０〜２０Ω−ｃｍ、面方位（９１１）の
Ｐ−型シリコン基板２１表面に通常の選択酸化技術を用
いて、膜厚１．２μｍのフィールド酸化膜２２を形成し
た（第２図（ａ）図示）。次に、熱酸化を行ない、前記
フィールド酸化膜２２によって凹まれた島状の素子領域
表面に膜厚５００シの第１の熱酸化膜２３を形成した。
Ｐ−型シリコン基板２１表面に通常の選択酸化技術を用
いて、膜厚１．２μｍのフィールド酸化膜２２を形成し
た（第２図（ａ）図示）。次に、熱酸化を行ない、前記
フィールド酸化膜２２によって凹まれた島状の素子領域
表面に膜厚５００シの第１の熱酸化膜２３を形成した。
つづいて、ＣＶＤ法により全面にフローティングゲート
となる膜厚３５００人の第１の多結晶シリコン膜２４を
堆積した。つづいて、ＰＯＣ１２ａを拡散源として第１
の多結晶シリコン膜２４にリンをドープし、ρＢ ＝
１５０．／ロトシタ。つツイテ、１０００℃、０２濃度
０．’００５％のＡｒカス中において１０分間アニール
を行ない、更に１０００℃の温度を保ったまま前記ガス
をΔｒ：０２−１；１の混合ガスに変えて熱酸化を行な
い、第１の多結晶シリコン膜２４の表面に膜厚５００人
の第２の熱酸化膜２５を形成した（同図（ｂ）図示）。
となる膜厚３５００人の第１の多結晶シリコン膜２４を
堆積した。つづいて、ＰＯＣ１２ａを拡散源として第１
の多結晶シリコン膜２４にリンをドープし、ρＢ ＝
１５０．／ロトシタ。つツイテ、１０００℃、０２濃度
０．’００５％のＡｒカス中において１０分間アニール
を行ない、更に１０００℃の温度を保ったまま前記ガス
をΔｒ：０２−１；１の混合ガスに変えて熱酸化を行な
い、第１の多結晶シリコン膜２４の表面に膜厚５００人
の第２の熱酸化膜２５を形成した（同図（ｂ）図示）。
次いで、全面に膜Ｊｆ ３５００大１，０３＝２０Ω／
口のコントロールゲートとなる第２の多結晶シリコン膜
２６を１ｆｆｌｆａした。つづいて、この第２の多結晶
シリコンＩ］１２６上に写真館剣法により部分的にホト
レジストパターン２７を形成した（同図（Ｃ）図示）。
口のコントロールゲートとなる第２の多結晶シリコン膜
２６を１ｆｆｌｆａした。つづいて、この第２の多結晶
シリコンＩ］１２６上に写真館剣法により部分的にホト
レジストパターン２７を形成した（同図（Ｃ）図示）。
次いで、このホトレジストパターン２７をマスクとして
前記第２の多結晶シリコン膜２６、第２の熱酸化膜２５
、第１の多結晶シリコン膜２４及び第１の熱酸化膜２３
を順次パターニングして第１のグー１〜酸化膜２８、フ
ローティングゲート２９、第２のゲート酸化膜３０及び
コントロールゲート３１を形成した。つづいて、これら
をマスクとしてＡ Ｓ ＋をエネルギー６０ｋｅＶ、ド
ーズ量２．５ Ｘ １０ ” ｃｔｎ’の条件でイオン
注入した（同図（ｄ）図示）。
前記第２の多結晶シリコン膜２６、第２の熱酸化膜２５
、第１の多結晶シリコン膜２４及び第１の熱酸化膜２３
を順次パターニングして第１のグー１〜酸化膜２８、フ
ローティングゲート２９、第２のゲート酸化膜３０及び
コントロールゲート３１を形成した。つづいて、これら
をマスクとしてＡ Ｓ ＋をエネルギー６０ｋｅＶ、ド
ーズ量２．５ Ｘ １０ ” ｃｔｎ’の条件でイオン
注入した（同図（ｄ）図示）。
次いで、前記ホトレジストパターン２７を除去した後、
１０００ ”Ｃて熱酸化を行ない、膜厚５００人の後酸
化膜３２を形成した。この際、前記Ａｓイオン注入層が
活性化してρＳ −３０〜４０Ω／口、Ｘ ｊ ＝ ０
．４１ｎｒｒのＮ＋型ソース、ドレイン領域３３．３４
が形成された。つづいて、パッシベーション膜どして膜
厚０．８ｐｍのＰＳＧ膜３５を堆積した（同図（ｅ）図
示）。次いて、前記ＰＳＧｆｆ！３５及び後酸化Ｆｌ！
３２の一部を選択的にエツチングしてコンタクトホール
３６．３６を開孔し、更に全面に膜厚１．０μｚ２？の
Ａ℃−８ｉ膜を堆積した後、パターニングしてソース電
極３７、ドレイン電極３８を形成し、ＥＰＲＯＭセルを
製造した（同図（ｆ）図示）。
１０００ ”Ｃて熱酸化を行ない、膜厚５００人の後酸
化膜３２を形成した。この際、前記Ａｓイオン注入層が
活性化してρＳ −３０〜４０Ω／口、Ｘ ｊ ＝ ０
．４１ｎｒｒのＮ＋型ソース、ドレイン領域３３．３４
が形成された。つづいて、パッシベーション膜どして膜
厚０．８ｐｍのＰＳＧ膜３５を堆積した（同図（ｅ）図
示）。次いて、前記ＰＳＧｆｆ！３５及び後酸化Ｆｌ！
３２の一部を選択的にエツチングしてコンタクトホール
３６．３６を開孔し、更に全面に膜厚１．０μｚ２？の
Ａ℃−８ｉ膜を堆積した後、パターニングしてソース電
極３７、ドレイン電極３８を形成し、ＥＰＲＯＭセルを
製造した（同図（ｆ）図示）。
しかして、本発明方法によれば、第２図（ｂ）の工程で
ＰＯＣｆｆ：＋を拡散源として第１の多結晶シリコン膜
２４にリンをドープした後、１０００℃、０２ ′ａｌ
ｆ０．００５９６（７）Ａ Ｉ−カス中ニオイア １０
分間アニールを行ない、更に１０００’Ｃの温度を維持
したまま前記ガスをＡｒ ＋０２ ＝１ ： １の混合
ガスに変えて熱波化（稀釈酸化）を行なうことにより第
２の熱酸化膜２５を形成しているので、第２の熱酸化１
１５！２５の膜厚の均一化、第２の熱酸化膜２５と第１
の多結晶シリコン膜２４との界面の凹凸の低減及び第１
の多結晶シリコン膜２４からの不純物の蒸光の防止によ
り第２の熱酸化１！２５の耐圧を著しく向上できるとと
もに耐圧のバラツキを低減することができる。
ＰＯＣｆｆ：＋を拡散源として第１の多結晶シリコン膜
２４にリンをドープした後、１０００℃、０２ ′ａｌ
ｆ０．００５９６（７）Ａ Ｉ−カス中ニオイア １０
分間アニールを行ない、更に１０００’Ｃの温度を維持
したまま前記ガスをＡｒ ＋０２ ＝１ ： １の混合
ガスに変えて熱波化（稀釈酸化）を行なうことにより第
２の熱酸化膜２５を形成しているので、第２の熱酸化１
１５！２５の膜厚の均一化、第２の熱酸化膜２５と第１
の多結晶シリコン膜２４との界面の凹凸の低減及び第１
の多結晶シリコン膜２４からの不純物の蒸光の防止によ
り第２の熱酸化１！２５の耐圧を著しく向上できるとと
もに耐圧のバラツキを低減することができる。
例えば、第３図（ａ）に従来のように通常の熱酸化を行
なった場合の第２の熱酸化膜の耐圧を、また同図（ｂ）
に上記実施例の場合の第２の熱酸化膜の耐圧をそれぞれ
示す。これらの図から明らかなように上記実施例の方法
で形成された第２の熱酸化膜の方が耐圧が著しく向上し
、しかも耐圧のバラツキも極めて小さい。この結果、第
２図（ｆ）図示のＥＰＲＯＭセルに書込み後、コントロ
ールゲート３１に正の高電圧を印加しても記憶を良好に
保持することができる。また、低温プロセスを採用して
いるので、ウェハの反り等が発生して半導体メモリデバ
イスの歩留りが低下するという問題は生じない。
なった場合の第２の熱酸化膜の耐圧を、また同図（ｂ）
に上記実施例の場合の第２の熱酸化膜の耐圧をそれぞれ
示す。これらの図から明らかなように上記実施例の方法
で形成された第２の熱酸化膜の方が耐圧が著しく向上し
、しかも耐圧のバラツキも極めて小さい。この結果、第
２図（ｆ）図示のＥＰＲＯＭセルに書込み後、コントロ
ールゲート３１に正の高電圧を印加しても記憶を良好に
保持することができる。また、低温プロセスを採用して
いるので、ウェハの反り等が発生して半導体メモリデバ
イスの歩留りが低下するという問題は生じない。
なお、上記実施例では重量の酸素を含む不活性ガスとし
て０２１１度０．００５％のＡｒガスを用いたが、不活
性ガスとして窒素又はアルゴンと窒素との混合ガスを用
いてもよい。また、第４図に示すＡｒガス中の酸素濃度
と第２の熱酸化膜の耐圧との関係かられかるように酸素
濃度が１０％を超えると耐圧が劣化するので、不活性ガ
ス中の酸素濃度は１０％以下であることが望ましい。
て０２１１度０．００５％のＡｒガスを用いたが、不活
性ガスとして窒素又はアルゴンと窒素との混合ガスを用
いてもよい。また、第４図に示すＡｒガス中の酸素濃度
と第２の熱酸化膜の耐圧との関係かられかるように酸素
濃度が１０％を超えると耐圧が劣化するので、不活性ガ
ス中の酸素濃度は１０％以下であることが望ましい。
また、上記実施例では酸化性ガスとしてＡｒ：０２＝１
：１の混合ガスを用いたが、これに限らずアルゴンもし
くは窒素又はこれらの混合ガスと、酸素もしくは水蒸気
又はこれらの混合ガスとの混合ガス′を用いることがで
きる。また、上記実施例のように微量の酸素を含む不活
性ガスによる熱処理の温度を維持したまま酸化性ガスに
より熱酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによって第２の熱酸化膜の膜厚を制御する
ことができるので望ましい。
：１の混合ガスを用いたが、これに限らずアルゴンもし
くは窒素又はこれらの混合ガスと、酸素もしくは水蒸気
又はこれらの混合ガスとの混合ガス′を用いることがで
きる。また、上記実施例のように微量の酸素を含む不活
性ガスによる熱処理の温度を維持したまま酸化性ガスに
より熱酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによって第２の熱酸化膜の膜厚を制御する
ことができるので望ましい。
更に、上記実施例ではフローティンググーｈ ２９及び
コントロールゲート３１の材料として多結晶シリコンを
用いたが、これ゛に限らず非晶質シリコンを用いてもよ
い。
コントロールゲート３１の材料として多結晶シリコンを
用いたが、これ゛に限らず非晶質シリコンを用いてもよ
い。
以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第２のゲート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第２のゲート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。
第１図は従来のＥＰＲＯＭセルの断面図、第２図（ａ）
〜（ｆ）は本発明の実施例におけるＥＰＲＯＭセルの１
！！造方法を示す断面図、第３図（ａ）は従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグラム、
同図（ｂ）は本発明の実施例の方法により形成された第
２の熱酸化膜の耐圧のヒストグラム、第４図はアルゴン
ガス中の酸素濃度と第２の熱酸化膜の耐圧との関係を示
す特性図である。 ２１・・・Ｐ−型シリコン基板、２２・・・フィールド
酸化膜、２３・・・第１の熱酸化膜、２４・・・第１の
多結晶シリコン膜、２５・・・第２の熱酸化膜、２６・
・・第２の多結晶シリコン膜、２７・・・ホトレジスト
パターン、２８・・・第１のゲート酸化膜、２９・・・
フローティングゲート、３０・・・第２のゲート酸化膜
、３１・・・コントロールゲート、３２・・・後酸化躾
、３３．３４・・・Ｎ＋型ソース、ドレイン領域、３５
・・・ＰＳＧ膜、３６・・・コンタクトホール、３７・
・・ソース電極、３８・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 ｓ２図 第２図
〜（ｆ）は本発明の実施例におけるＥＰＲＯＭセルの１
！！造方法を示す断面図、第３図（ａ）は従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグラム、
同図（ｂ）は本発明の実施例の方法により形成された第
２の熱酸化膜の耐圧のヒストグラム、第４図はアルゴン
ガス中の酸素濃度と第２の熱酸化膜の耐圧との関係を示
す特性図である。 ２１・・・Ｐ−型シリコン基板、２２・・・フィールド
酸化膜、２３・・・第１の熱酸化膜、２４・・・第１の
多結晶シリコン膜、２５・・・第２の熱酸化膜、２６・
・・第２の多結晶シリコン膜、２７・・・ホトレジスト
パターン、２８・・・第１のゲート酸化膜、２９・・・
フローティングゲート、３０・・・第２のゲート酸化膜
、３１・・・コントロールゲート、３２・・・後酸化躾
、３３．３４・・・Ｎ＋型ソース、ドレイン領域、３５
・・・ＰＳＧ膜、３６・・・コンタクトホール、３７・
・・ソース電極、３８・・・ドレイン電極。 出願人代理人 弁理士 鈴江武彦 第１図 ｓ２図 第２図
Claims (5)
- （１）第１導電型の半導体基板の素子領域表面に第１の
絶縁膜を形成した後、全面に不純物をドープした第１の
非単結晶シリコン膜を堆積する工程と、微量の酸素を含
む不活性ガス中で熱処理し、更に微量の酸素を含む不活
性ガスを酸化性ガスに変えて熱処理を行ない、該第１の
非単結晶シリコン膜の表面に第２の絶縁膜を形成する工
程と、全面に第２の非単結晶シリコン膜を堆積する工程
と、これら第２の非単結晶シリコン膜、第２の絶縁膜、
第１の非単結晶シリコン膜及び第１の絶縁膜を順次パタ
ーニングする工程と、これらのパターンをマスクとして
第２導電型の不純物をイオン注入して第２導電型のソー
ス、ドレイン領域を形成する工程とを具備したことを特
徴とする半導体記憶装置の製造方法。 - （２）第１の非単結晶シリコン膜のパターンをフローテ
ィングゲート、第２の非単結晶シリコン膜のパターンを
コントロールゲートとする特許請求の範囲第１項記載の
半導体記憶装置の製造方法。 - （３）不活性ガスがアルゴンもしくは窒素又はこれらの
混合ガスである特許請求の範囲第１項記載の半導体記憶
装置の製造方法。 - （４）酸化性ガスがアルゴンもしくは窒素又はこれらの
混合ガスと、酸素もしくは水蒸気又はこれらの混合ガス
との混合ガスである特許請求の範囲第１項記載の半導体
記憶装置の製造方法。 - （５）酸素を微量に含む不活性ガス中で熱処理し、この
熱処理の温度を維持したまま更に酸素を微量に含む不活
性ガスを酸化性ガスに変えて熱処理を行ない、第１の非
単結晶シリコン膜の表面に第２の絶縁膜を形成する特許
請求の範囲第１項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6127680A true JPS6127680A (ja) | 1986-02-07 |
| JPS6311785B2 JPS6311785B2 (ja) | 1988-03-16 |
Family
ID=15469521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14917984A Granted JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631076A (ja) * | 1986-06-20 | 1988-01-06 | Toshiba Corp | 半導体メモリ装置の製造方法 |
| JPH03205411A (ja) * | 1989-05-30 | 1991-09-06 | Asahi Chem Ind Co Ltd | 熱可塑性共重合体の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56161646A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-07-18 JP JP14917984A patent/JPS6127680A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56161646A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631076A (ja) * | 1986-06-20 | 1988-01-06 | Toshiba Corp | 半導体メモリ装置の製造方法 |
| JPH03205411A (ja) * | 1989-05-30 | 1991-09-06 | Asahi Chem Ind Co Ltd | 熱可塑性共重合体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6311785B2 (ja) | 1988-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |