JPS6344304B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電力半導体スイツチ素子の改良に
関するものである。

従来電力半導体スイツチ装置として、電力トラ
ンジスタがある。しかるに、トランジスタはコレ
クタ電流Icの増大にともなつて、電流増幅率hfe
が第１図曲線Ａの如く変化し、定格コレクタ電流
Icr近傍で急激に電流増幅率hfeが低下し、コレク
タ電圧が急上昇する。このため尖頭的過電流耐量
がサイリスタなどに比べて極めて小さい。ひいて
は、短時間過負荷やパルス的過負荷を要求する負
荷の制御には極めて不利である。又、故障電流に
対する保護も難しいなどの欠点があつた。

他方、従来、ゲートターンオフサイリスタ
（GTO）が知られている。しかるに、パルスゲー
ト電流による点弧とその後の導電性自己維持能力
を持たせるために、基本的に四層サイリスタに属
し、ターンオフが困難である。このため、大電流
高電圧素子の実現が困難であつた。特に、ターン
オフ速度の向上（電流のフオールタイムの短縮）
が困難なため、ターンオフ時の再印加電圧上昇率
（dv／dt）の抑制手段が複雑大容量となると共
に、ターンオフ時の損失やスナツバの損失が大き
かつた。

この発明は、前記従来の電力半導体スイツチ装
置の欠点を改良すべくなされたもので、同一制御
極電流における過電流耐量が大きく且つターンオ
フが容易な電力半導体スイツチ素子を提供するこ
とを目的とする。

即ち、トランジスタと対比すればサージ電流耐
量の向上を目的とし、従来のゲートターンオフサ
イリスタと対比すればターンオフ特性（特に速
度）の向上を目的とする。

第２図は、この発明の一実施例を示す電力半導
体スイツチ素子の構造を示す断面概念図である。
同図において本半導体スイツチ素子は、コレクタ
端子Ｃに接続された第１電極１と、ベース端子
〔GTOとして見ればゲート端子〕（制御極端子）
Ｂに接続された第２電極２と、エミツタ端子
〔GTOとして見ればカソード端子〕Ｅに接続され
た第３電極３とを有し、更に、第１面側にあつ
て、第１の露出面領域をしめ且つ第１電極１にオ
ーミツク結合（オーミツクコンタクト，良導電性
接続）される第１導電性の第１半導体層N₁と、
上記第１半導体層と共に第1PN接合J₁を形成する
と共に第２面に露出面を有して第２電極２へオー
ミツク結合される第２導電性の第２半導体層P₁
と、上記第２半導体層P₁の第２面に露出する表
面領域に該層P₁と共に第2PN接合J₂を形成するよ
う部分的に形成され第３電極３へオーミツク結合
される第１導電性の第３半導体層n₃とを有し、更
に上記第１半導体層N₁の第１面に露出する表面
領域に該層N₁と共に第3PN接合J₃を形成するよ
う部分的に形成されかつその露出面が第１電極１
にオーミツク結合してなる第２導電性の第４半導
体層P₂を備え、しかも上記第１半導体層N₁は第
１面側の高不純物濃度の低比抵抗層n₁ ⁺と低不純
物濃度の高比抵抗層n₂（ν）とからなり、上記第
４半導体層P₂の厚みは上記高不純物濃度層n₁ ⁺の
厚みと同程度以下となつている。

これらの各半導体層は、例えばＮ形シリコンウ
エハの各面に、順次n₁ ⁺，P₂，P₁，n₃ ⁺を拡散法や
エピタキシヤル成長法や、合金法など周知のPN
接合形成法によつて形成することができる。

第３図は動作を説明するための部分拡大断面図
である。

この半導体装置の等価回路接続は、第４図で示
される。即ち、NPN主トランジスタMTRと
PNP補助トランジスタATRとを図示の如く接続
し、補助トランジスタATRのエミツタベース間
が主トランジスタコレクタ電流Ic₁を通電する主
電流通電低抵抗rcn₁で抵抗短絡されていることが
特徴である。このrcn₁は、n₁ ⁺層のコレクタ電極
１に対する露出面と第４半導体層P₂（補助トラン
ジスタエミツタ）層の深さとで代表できる、n₁ ⁺
層の部分領域層の低い抵抗値が主たるものであ
る。主トランジスタコレクタ抵抗rcn₂は、高比抵
抗のn₂層の抵抗値が主たるものである。補助トラ
ンジスタATRの第１コレクタ抵抗rc_Eは、P₂層か
らn₃層へ至るためのN₁層及びP₁層の抵抗値で、
主としてn₂層及びP₁層の横広がり作用を考慮した
抵抗である。この横広がり抵抗は、第１面側の
P₂層と第２面側のn₃層との対向面のズレ及び領有
面積の差異によつて生じる。補助トランジスタ
ATRの第２コレクタ抵抗rc_Bは、P₂層からP₁層の
第２面露出面のベース電極２へ至るためのN₁層
及びP₁層の抵抗であり、P₂層露出面とP₁層露出
面との対向面積の差異及びズレによつて、ウエハ
内横広がり抵抗効果も介在する。主トランジスタ
ベース抵抗r_BEはP₁層露出面からn₃ ⁺層へ至るため
のP₁層抵抗である。

第３図と第４図を用いて、この発明の作用を説
明する。ベース電極２からエミツタ電極３へ至る
順方向ベース電流が与えられている時、主トラン
ジスタコレクタ電流Ic₁は第３図実線矢印の経路
で流れ、通常トランジスタとして作用する。コレ
クタ電流Icが増大し、n₁層抵抗rcn₁による電圧降
下が増大すると、P₂層へ点線図示矢印の補助ト
ランジスタエミツタ電流IE₂及びコレクタ電流Ic₂
が流れる。即ち、第４図等価回路にて、Ic₁・
rcn₁電圧降下が、P₂―n₁接合のいき値（スレツシ
ヨールド電圧Vbｅ＊）を越えると、補助トランジ
スタATRの増幅作用が始まる。この補助トラン
ジスタコレクタ電流Ic₂は、ベース―エミツタ間
順電圧V_BEを充分高くしておくと、主トランジス
タのエミツタn₃層へ合流する。そして、主トラン
ジスタのベース電流として補給される。

今、P₂層がない時の電流増幅率hfeが不足する
臨界コレクタ電流をIccとし、P₂―n₁接合の通電
開始電圧いき値をVbｅ＊とすると、rcn₁＝Vbｅ＊／
Iccとなるようにする。この関係は、主として、
n₁ ⁺層の露出面面積とP₂層の露出面面積との比率
によつて自由に選定できる。この他、両露出面に
対するオーミツク接合電極材や更に電極１を分離
して比抵抗の異なる中間電極を設けるなどによつ
ても調整できる。以上の結果、この発明の電力半
導体スイツチ装置の電流増幅率は、第１図曲線Ｂ
のように、臨界電流Iccより大きい大電流領域ま
で高い電流増幅率が維持される。

又、この発明の素子は、P₂層とn₃層との対向重
なり面積をセーブし、むしろベース電極と対向重
なりを持つように配置してある。このため、第４
図等価回路にてrc_E，r_CB，r_BEの考慮が入り、ベー
スエミツタ間電圧V_BEを順方向の充分高い電圧に
維持すべく、この充分高い電圧源Econt（数Ｖ以
上）を外部に持つ制御電圧を印加して始めて、補
助トランジスタコレクタ電流Ic₂が主トランジス
タMTRのベースへ全て分流する。従つて、一般
のサイリスタと違つて、通電中や導通状態の維持
（ラツチング）期間中は制御極電位を順方向に維
持し、ベース端子からIc₂の分流電流が逆流する
のを防止する。これにより、大電流時の電流増幅
率が維持される。

次に、ターンオフするには、主電流Icが臨界電
流Iccより比較的小さい時は、補助トランジスタ
ATRのベース電流は、n₁ ⁺層におけるIc₁の拡散
作用だけなので、Ic₂も小さい。このような時は、
ベース電極を開放するか、エミツタ電極へ短絡す
ることにより、ターンオフする。主電流が大きい
時には、ベースエミツタ間電圧V_EBを零（短絡）
又は負電圧にして、補助トランジスタATRのコ
レクタ電流Ic₂をr_CB及び（r_CE―r_BE）を介してベー
ス電極２へ引き出す。これにより、主トランジス
タMTRがオフし始め、コレクタ電圧V_CEが上昇
し始める。V_CEが高くなると、第１接合J₁近傍
（n₂層）に空乏層が現われる。補助トランジスタ
ATRも主トランジスタのコレクタ電流減少に伴
ないIc₂が減少して行く。かくて、益々MTRのキ
アリアは不足してコレクタ電圧V_CEが上昇して行
く。このようにして、遂にはターンオフする。

従来のゲートターンオフサイリスタと比較した
場合、短絡抵抗rcn₁を設けたので、N₁層のキア
リアがrcn₁を通して消滅する作用を生じる。この
結果クーンオフ時のキアリア消滅速度が大幅に改
善され、ゲートターンオフサイリスタとして見た
場合のターンオフ速度が向上し、電流のフオール
タイムが短縮される。これによりスナツバ用コン
デンサなども大幅に軽減でき、ターンオフ損失も
減少する。又、シヨートエミツタ（rcn₁）が主ト
ランジスタエミツタ（n₃）の中央線上に位置する
ようにしたので、ターンオフ時に補助トランジス
タATRのコレクタ電流（P₂からn₃への到達キア
リア）Ic₂を制御極端子Ｂへ引き出す上で、第２
半導体層P₁の横広がり抵抗（r_CB）が低くなり、
上記Ic₂の制御極端子Ｂへの引き出しが容易とな
る。即ち、同一ゲート逆バイアス電圧の下でのタ
ーンオフ可能負荷電流Icが増加し、ターンオフさ
せ易いという特長が生まれる。

第５図は、第４半導体層P₂の深さDpと第１半
導体層N₁の内の低比抵抗層n₁ ⁺の深さDn₁ ⁺との関
係及び、P₂層のウエハ内に占める面領域の大き
さλpの関係について説明るための断面概念図で
ある。

同図において、P₂はその深さDp₂をDn₁ ⁺より浅
くする。又、p₂aのように、P₂層の占有面領域
λpaを小さくすると、第４図rcn₁が小さくなり、
補助トランジスタが作用し始める臨界電流Iccが
大きくなる。逆に、p₂bのようにP₂層の占有面領
域λpbを大きくすると、臨界電流Iccが小さくな
る。この臨界電流は、従来のサイリスタでは保持
電流I_Hに相応する性質のものであるが、この発明
の素子ではP₂層の占有面積が全面でなく、又P₂
層とn₃層とに面対向ズレを設けてあるので、サイ
リスタのように低い順電圧（１〜2Vの電圧降下）
状態下での保持機能を持たないようにもできる。

第６図は、P₂層のP₁層やn₃層に対する対向面
配置関係を示すための平面図である。

第６図ａは、第２面側から見た、n₃層とP₁層と
の露出面配置パターン図である。上記ａ図の如き
P₁，n₃露出面配置である場合を例にして、同図ｂ
〜ｄはn₁ ⁺層露出面とP₂層露出面との第１面配置
パターンの夫々一例を示す第２面側平面図であ
る。

第６図ｂは、n₃とP₁との境界線上に点々とP₂
層を配置したものである。第６図ｃは同じく境界
線上にライン状にP₂層を配置したものである。
このｂ，ｃの場合、P₂層の直下にn₃層のいく分か
が存在し、且つベース電極のいく分かが存在す
る。従つて、補助トランジスタと主トランジスタ
との相互正帰還作用が比較的高く、ラツチング電
流が比較的低くなると共に、ベース電極によるタ
ーンオフもし易い。

第６図ｄはP₁層露出面（ベース電極面）上に
P₂層を配置したもので、小電流状態ではPNPN4
層作用（MTRとATRとの正帰還作用）が小さい
が、ベース制御電圧Econtを充分高く順方向に与
えておけば、大電流（例えば連続定格電流を越え
るような電流）に於いてN₁領域でのキアリア拡
散作用及びP₂層への分流作用により補助トラン
ジスタが作用し、そのコレクタ電流Ic₂が主トラ
ンジスタへ与えられ、主トランジスタのコレクタ
電圧急上昇を抑制し、その過大電流に対する損失
軽減を行ない、過電流破壊限界が向上する効果を
持つ。そして、逆にターンオフは容易となり、例
えばＢ―Ｅ端子間を短絡するなどの簡単な方法で
ターンオフできる。

又、前記ｂ，ｃも、ウエハ厚みに対比して、
P₂層の面の寸法｛第６図ｂのP₂の直径や、同ｃ
のラインの巾など｝を充分小さくしておけば、Ｂ
―Ｅ端子間を短絡するだけでターンオフできるよ
うにすることもできる。

以上説明のような構造作用により、この発明の
電力半導体スイツチは、第７図ａ，ｂに示すよう
な電力電流特性を示す。第７図ａは、P₂層とn₃層
との配置位置を相違させ、その対向面積を小さく
したもの（例えば第６図ｂ，ｃ，ｄ）で、ベース
電極２をエミタ電極３に対して充分順方向電位と
し、外部からも充分なベース順方向電流を与えた
場合、コレクタ―エミツタ間電圧V_CEとコレクタ
電極電流（負荷電流）Icとの関係は第７図曲線Ａ
のようになる。そして、従来のトランジスタに比
べ、大電流値まで順電圧降下を低く抑制できる。
換言すれば、第１図曲線Ｂのように電流増幅率が
高く維持される。ベース電流I_B＝０（即ちベース
電極開放）の場合は、ブレークオーバーして、臨
界電流Iccを越えると補助トランジスタが作用し
始め、電圧が急低下する。更に大電流になると、
補助トランジスタ自体の電流増幅率が低下するの
で、再び電圧が上昇する。これを曲線Ｂに示す。
次にベースエミツタ間電圧を零にする（短絡す
る）と、ベース電極へ補助トランジスタのコレク
タ電流が流出（分流）するので、主トランジスタ
ベース電流が充分増加せず、高い電圧が維持さ
れ、木目細いパターンにして横広がり抵抗を極め
て低くした場合曲線Ｃのようになる。ベース電極
を逆バイアス電位にしておくと、最早や主トラン
ジスタのベース電流が流れなくなり、補助トラン
ジスタのコレクタ電流は全てベース電極へ流出す
るので、曲線Ｄのように通常トランジスタのベー
ス短絡に相当するような特性曲線を示す。

第７図ｂは、P₂層とn₃層との対向重なりを設け
たもの｛例えば第６図ｃ｝の場合の電圧電流特性
曲線である。この場合、ベース電極開放（I_B＝
０）では、サイリスタのようにブレークオーバし
て電流値がIcc₁に達してからターンオンする。大
電流になると、P₂層の占有面積不足から、補助
トランジスタの電流増幅作用がなくなり、ひいて
は主トランジスタのベース電流不足を生じて電圧
が上昇する。これを曲線Ｂに示す。これに対し、
順方向ベース電流を与えておくと、補助トランジ
スタと外部入力とが和動的に働くので、より大き
い電流まで低電圧を維持し、これを曲線Ａに示
す。ベースエミツタ間を短絡しておくと、正帰還
作用が弱められ、P₂からn₃へ到達し得る電流が低
下するので、曲線Ｃのように臨界電流がIcc₂へ上
昇する。又、P₂電流のn₃への到達率が低下するの
で、補助トランジスタ増幅率維持限界（P₂面積
制限域）に達するのが早く、より小さい電流値で
電圧再上昇が始まる。これを曲線Ｃに示す。ベー
ス電極を逆バイアスした場合は、曲線Ｄのように
なる。この場合、第７図ａの場合の曲線Ｄと対比
して、所要逆バイアス電圧が高くなる。

第７図ａの特性は、使用面でＢ―Ｅ間を短絡す
るだけでターンオフさせるようにもできるので、
ベース逆バイアス電源が不要となり、より簡単に
ターンオフさせ得る。第７図ｂの特性は、ターン
オフに対してＢ―Ｅ間逆バイアスを要するが、順
方向電圧降下軽減や導電性維持ベース電流の軽減
や、過電流耐量増大などの効果がある。

以上の実施例の電力半導体スイツチ装置は、三
層四層複合素子で、アノード側にシヨートエミツ
タを持つサイリスタと対比すると、導電性維持の
ためにトランジスタと同じように制御極順方向電
位を維持しておくものである。このことにより、
第４半導体層P₂の占有面積を小さくしたり、第
３半導体層n₃との対向位置をズラせたりすること
ができる。そして、このことにより、制御極によ
るターンオフ能力を高くすることができ、そのタ
ーンオフが容易となる。

又、従来のアノード側シヨートエミツタ付サイ
リスタでは、n₁ ⁺層の第１面側露出面積は極わず
かで無視できる程度のものであつた。この発明の
素子は、トランジスタ３層構造部を主体にしてい
るので、n₁ ⁺層の露出面積が多くなる。

第８図は、この発明の他の一実施例を示す概念
構造図で、ａは断面図、ｂは第２面側のパターン
図である。

図において、４はモリブデン板、銅板、銅メツ
キした鉄類などの電極や冷却を兼ね且つ機械的補
強とウエハの支持を行なう基板である。

ベース電極リードは同図ｂの第２面パターンに
て中心部にロウ付又は圧接される。又、エミツタ
電極も、上記パターンの全面に圧接又は部分面に
ロウ付する。

同図ａのP₂層は、同図ｂのベース（P₁層露出
面）Ｂ面上に設けたP₂aや、エミツタ（n₃層）Ｅ
面上に設けてその比較的小部分平面面積を占有す
るように配置されたP₂b、更にはＢ面とＥ面との
境界線上の近傍に配置されたP₂c（図示せず）な
どからなる。

かかる構造は、両面冷却フラツトパツケージや
スタツドパツケージを行なう大容量素子に適す
る。

以上、この発明によれば、ゲートターンオフサ
イリスタの改良として位置付けた観点から見れ
ば、第１エミツタn₃ ⁺と対向する反対面側にシヨ
ートエミツタ（rcn₁）を設け、第１エミツタn₃ ⁺
の中央ラインに合せて上記シヨートエミツタを設
けることにより、第２エミツタP₂からのキヤリ
アを制御極へ引き出すのが容易となる。また第１
エミツタの中央部（制御極から離れた部分）にタ
ーンオフ後期の電流が集中し、この電流によつて
局部温度上昇する現象を緩和できる。

【図面の簡単な説明】

第１図は、従来のトランジスタとこの発明の電
力半導体スイツチ素子との特性対比曲線図、第２
図はこの発明の一実施例の構造を示す概念断面
図、第３図、第４図はこの発明の素子の動作を説
明するための拡大断面図及び等価回路図、、第５
図、第６図は、この発明の素子の構造の詳細例を
示すための断面概念図及び、平面パターン図、第
７図はこの発明の素子の特性を示すための曲線
図、第８図はこの発明の他の一実施例を示す図で
ある。 １〜３は夫々第１電極〜第３電極、N₁は第１
半導体層、P₁は第２半導体層、n₃は第３半導体
層、P₂は第４半導体層。

Claims (1)

【特許請求の範囲】
1. １ 半導体基体の第１面に露出面を有し上記第１
   面側の高不純物濃度層と上記第１面と反対側の低
   不純物濃度層とからなり第１電極へ良導電性接続
   される第１導電性の第１半導体層、この第１半導
   体層に隣接してその間に第1PN接合を形成し且
   つ上記第１面と対向する上記半導体基体の第２面
   に露出面を有して第２電極へ良導電性接続される
   第２導電性の第２半導体層、この第２半導体層の
   上記第２面に露出する表面領域に該第２半導体層
   との間に第2PN接合を形成するよう部分的に形
   成され第３電極に良導電性接続される第１導電性
   の第３半導体層、および上記第１半導体層の上記
   第１面に露出する表面領域に該第１半導体層との
   間に第3PN接合を形成するよう部分的に形成さ
   れ上記第１電極へ良導電性接続される上記第１半
   導体層の高不純物濃度層の厚みと同程度以下の厚
   みである第２導電性の第４半導体層を備え、上記
   第１半導体層の露出面を上記第３半導体層の露出
   面と対向させるとともに、上記第４半導体層の露
   出面を上記第２半導体層の露出面と対向させたこ
   とを特徴とする半導体スイツチ素子。