JPS6344306B2 - - Google Patents
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- Publication number
- JPS6344306B2 JPS6344306B2 JP55059145A JP5914580A JPS6344306B2 JP S6344306 B2 JPS6344306 B2 JP S6344306B2 JP 55059145 A JP55059145 A JP 55059145A JP 5914580 A JP5914580 A JP 5914580A JP S6344306 B2 JPS6344306 B2 JP S6344306B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- collector
- base
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に絶縁分離拡
散領域とコレクタ領域が短絡されており、エミツ
タ周囲を前記コレクタ領域が囲んでおり、ベース
電極が前記コレクタの外側にある集積回路型トラ
ンジスタを含む半導体装置に関する。
散領域とコレクタ領域が短絡されており、エミツ
タ周囲を前記コレクタ領域が囲んでおり、ベース
電極が前記コレクタの外側にある集積回路型トラ
ンジスタを含む半導体装置に関する。
従来標準的なバイポーラ型集積回路において
は、Ｐ型半導体基板のnpnトランジスタ形成領域
にn+型埋込み拡散領域を形成後、ｎ型のエピタ
キシヤル層を形成し、このエピタキシヤル層中に
P+型分離拡散領域を形成し、各分離領域内にＰ
型のベース拡散とn+型のエミツタ拡散を行いnpn
型のトランジスタを構成している。かかる工程に
おいて、同時にpnp型トランジスタを形成するに
は、前記npnトランジスタのベース形成時のＰ型
拡散に並行したＰ型拡散でエミツタを形成するこ
とによりエピタキシヤル層をベース領域とし、前
記Ｐ型基板をコレクタとするバーテイカル型
（Vertical Type）pnpトランジスタを得るのであ
る。前記バーテイカル型npnトランジスタではエ
ピタキシヤル層の厚さのばらつきと、npn型トラ
ンジスタ形成条件上の都合とで十分大きな電流利
得は達成出来ず、前記ラテラル型トランジスタで
も耐圧と拡散領域形成精度の為エミツタとコレク
タ間の実効長は10μ前後にしか出来ず十分大きな
電流利得が達成出来ない。しかし、コレクタ領域
が分離拡散領域及び半導体基板と短絡されている
場合は、ラテラル型pnpトランジスタ形成領域直
下にあるn+型埋込拡散領域を形成せずに、寄生
のpnpトランジスタを積極的に利用してラテラル
方向とバーテイカル方向いづれにもpnpトランジ
スタが動作するようにすることが出来、この場合
前記２種のpnpトランジスタが単独で動作する時
よりかなり大きな電流利得、例えばエミツタ接地
型電流利得で100程度以上が得られるようになる。
は、Ｐ型半導体基板のnpnトランジスタ形成領域
にn+型埋込み拡散領域を形成後、ｎ型のエピタ
キシヤル層を形成し、このエピタキシヤル層中に
P+型分離拡散領域を形成し、各分離領域内にＰ
型のベース拡散とn+型のエミツタ拡散を行いnpn
型のトランジスタを構成している。かかる工程に
おいて、同時にpnp型トランジスタを形成するに
は、前記npnトランジスタのベース形成時のＰ型
拡散に並行したＰ型拡散でエミツタを形成するこ
とによりエピタキシヤル層をベース領域とし、前
記Ｐ型基板をコレクタとするバーテイカル型
（Vertical Type）pnpトランジスタを得るのであ
る。前記バーテイカル型npnトランジスタではエ
ピタキシヤル層の厚さのばらつきと、npn型トラ
ンジスタ形成条件上の都合とで十分大きな電流利
得は達成出来ず、前記ラテラル型トランジスタで
も耐圧と拡散領域形成精度の為エミツタとコレク
タ間の実効長は10μ前後にしか出来ず十分大きな
電流利得が達成出来ない。しかし、コレクタ領域
が分離拡散領域及び半導体基板と短絡されている
場合は、ラテラル型pnpトランジスタ形成領域直
下にあるn+型埋込拡散領域を形成せずに、寄生
のpnpトランジスタを積極的に利用してラテラル
方向とバーテイカル方向いづれにもpnpトランジ
スタが動作するようにすることが出来、この場合
前記２種のpnpトランジスタが単独で動作する時
よりかなり大きな電流利得、例えばエミツタ接地
型電流利得で100程度以上が得られるようになる。
しかし、このような構造のpnpトランジスタ
は、大きな電流利得が得られる様にエミツタ領域
をコレクタ領域が囲んでおり、かつ、エミツタ領
域とラテラル型pnpトランジスタのコレクタ領域
は電流利得を上げる為狭くなつている為、ベース
電極の取り出しはコレクタ領域に囲まれていない
外側に取らねばならなくなつている。その為、
pnpトランジスタのベースコレクタ間電圧が高く
なると、コレクタと半導体基板をゲートとし、エ
ピタキシヤル層をチヤネルとする寄生の接合型電
界効果トランジスタがピンチオフ（Pinch Off）
する為、pnpトランジスタが動作しなくなる欠点
があつた。このことについて図面によりさらに詳
細に説明する。
は、大きな電流利得が得られる様にエミツタ領域
をコレクタ領域が囲んでおり、かつ、エミツタ領
域とラテラル型pnpトランジスタのコレクタ領域
は電流利得を上げる為狭くなつている為、ベース
電極の取り出しはコレクタ領域に囲まれていない
外側に取らねばならなくなつている。その為、
pnpトランジスタのベースコレクタ間電圧が高く
なると、コレクタと半導体基板をゲートとし、エ
ピタキシヤル層をチヤネルとする寄生の接合型電
界効果トランジスタがピンチオフ（Pinch Off）
する為、pnpトランジスタが動作しなくなる欠点
があつた。このことについて図面によりさらに詳
細に説明する。
第１図ａ，ｂは従来の半導体装置に含まれてい
るコレクタ領域が分離領域と短絡された集積回路
型pnpトランジスタの平面図とそのＡ―Ａ断面図
である。
るコレクタ領域が分離領域と短絡された集積回路
型pnpトランジスタの平面図とそのＡ―Ａ断面図
である。
第１図ａ，ｂにおいて、Ｐ型の半導体基板１の
上面にｎ型のエピタキシヤル層３′が積層され、
このエピタキシヤル層３′に、Ｐ型の分離領域２
が枠状に形成されて、枠内部にエピタキシヤルベ
ース領域３が形成されている。それから、エピタ
キシヤルベース領域３にＰ型のエミツタ領域５が
選択的に形成され、さらに、このエミツタ領域５
の周囲を囲むとともに分離領域２に部分的に重ね
られて分離領域２と短絡されたＰ型のコレクタ領
域４が形成されている。コレクタ領域４の外側の
エピタキシヤルベース領域３には、コレクタ領域
４を間にはさんでエミツタ領域５と対称な位置に
ｎ型のベース電極取出し領域６が形成され、コレ
クタ領域４、エミツタ領域５およびベース電極取
出し領域６の上面にはそれぞれコレクタ電極４ａ
エミツタ電極５ａおよびベース電極６ａが設けら
れている。
上面にｎ型のエピタキシヤル層３′が積層され、
このエピタキシヤル層３′に、Ｐ型の分離領域２
が枠状に形成されて、枠内部にエピタキシヤルベ
ース領域３が形成されている。それから、エピタ
キシヤルベース領域３にＰ型のエミツタ領域５が
選択的に形成され、さらに、このエミツタ領域５
の周囲を囲むとともに分離領域２に部分的に重ね
られて分離領域２と短絡されたＰ型のコレクタ領
域４が形成されている。コレクタ領域４の外側の
エピタキシヤルベース領域３には、コレクタ領域
４を間にはさんでエミツタ領域５と対称な位置に
ｎ型のベース電極取出し領域６が形成され、コレ
クタ領域４、エミツタ領域５およびベース電極取
出し領域６の上面にはそれぞれコレクタ電極４ａ
エミツタ電極５ａおよびベース電極６ａが設けら
れている。
第２図ａ，ｂは、第１図の集積回路pnpトラン
ジスタとこのトランジスタを動作させるための電
源回路を接続した動作説明図である。同図ａにお
いて、コレクタ電極４ａとベース電極６ａとの間
に負荷抵抗RLを通して接続されたコレクタ電源
VCBにより、Ｐ型基板１、分離領域２とエピタキ
シヤルベース領域３との間のｐ―ｎ接合を基にす
る空乏層７と、コレクタ領域５とエピタキシヤル
ベース領域３との間のｐ―ｎ接合を基にする空乏
層８とが発生する。この状況は、第２図ｃの等価
回路から、明らかなように、基板１とコレクタ電
極４ａをゲートとし、エミツタ電極５ａからベー
ス電極６ａに抜ける電流通路をチヤネルとする寄
生接合型電界効果トランジスタ１１によるゲート
制御と同じであり、VCBが高くなると、空乏層７
と８はさらに拡がり、第２図ｂに見られるよう
に、ピンチオフ電圧以上において遂に一体化し、
エミツタ電極５ａとベース電極６ａとの間は空乏
層７，８により遮断されて電流は流れなくなり、
トランジスタの動作は不能となる。
ジスタとこのトランジスタを動作させるための電
源回路を接続した動作説明図である。同図ａにお
いて、コレクタ電極４ａとベース電極６ａとの間
に負荷抵抗RLを通して接続されたコレクタ電源
VCBにより、Ｐ型基板１、分離領域２とエピタキ
シヤルベース領域３との間のｐ―ｎ接合を基にす
る空乏層７と、コレクタ領域５とエピタキシヤル
ベース領域３との間のｐ―ｎ接合を基にする空乏
層８とが発生する。この状況は、第２図ｃの等価
回路から、明らかなように、基板１とコレクタ電
極４ａをゲートとし、エミツタ電極５ａからベー
ス電極６ａに抜ける電流通路をチヤネルとする寄
生接合型電界効果トランジスタ１１によるゲート
制御と同じであり、VCBが高くなると、空乏層７
と８はさらに拡がり、第２図ｂに見られるよう
に、ピンチオフ電圧以上において遂に一体化し、
エミツタ電極５ａとベース電極６ａとの間は空乏
層７，８により遮断されて電流は流れなくなり、
トランジスタの動作は不能となる。
このように、コレクタ領域が分離領域と短絡さ
れて、ラテラル方向とバーテイカル方向が共に動
作するようにして電流利得を高めた従来の集積回
路型トランジスタは、コレクタ・ベース間の電圧
が高くなると、コレクタと基板がゲートとして働
らく寄生接合型電界効果トランジスタのピンチオ
フのためベース電流が流れなくなり動作不能とな
る欠点があつた。
れて、ラテラル方向とバーテイカル方向が共に動
作するようにして電流利得を高めた従来の集積回
路型トランジスタは、コレクタ・ベース間の電圧
が高くなると、コレクタと基板がゲートとして働
らく寄生接合型電界効果トランジスタのピンチオ
フのためベース電流が流れなくなり動作不能とな
る欠点があつた。
本発明の目的は、コレクタ領域と分離領域およ
び半導体基板とが短絡されていることによる寄生
接合型電界効果トランジスタのピンチオフのため
起る動作不能を、通常のコレクタ・ベース間電圧
では起らないようにされた集積回路型トランジス
タを含む半導体装置を提供することにある。
び半導体基板とが短絡されていることによる寄生
接合型電界効果トランジスタのピンチオフのため
起る動作不能を、通常のコレクタ・ベース間電圧
では起らないようにされた集積回路型トランジス
タを含む半導体装置を提供することにある。
本発明の半導体装置は、一導電型基板と、この
基板の上面に積層された逆導電型のエピタキシヤ
ル層に枠状に形成された一導電型の分離領域と、
この分離領域に囲まれたエピタキシヤルベース領
域と、このエピタキシヤルベース領域中に所定間
隔をおいて選択的に形成された逆導電型のベース
電極取出し領域および一導電型のエミツタ領域
と、一部が前記分離領域に短絡されかつ前記ベー
ス電極取出し領域とエミツタ領域との間にはさま
れた位置で幅方向の切れ目間隙を有しながら前記
エミツタ領域の周囲を囲んで前記エピタキシヤル
ベース領域に選択的に形成された一導電型のコレ
クタ領域と、前記ベース電極取出し領域、コレク
タ領域およびエミツタ領域上面にそれぞれ設けら
れたベース電極、コレクタ電極およびエミツタ電
極とを含む集積回路型トランジスタを備えた構成
を有する。
基板の上面に積層された逆導電型のエピタキシヤ
ル層に枠状に形成された一導電型の分離領域と、
この分離領域に囲まれたエピタキシヤルベース領
域と、このエピタキシヤルベース領域中に所定間
隔をおいて選択的に形成された逆導電型のベース
電極取出し領域および一導電型のエミツタ領域
と、一部が前記分離領域に短絡されかつ前記ベー
ス電極取出し領域とエミツタ領域との間にはさま
れた位置で幅方向の切れ目間隙を有しながら前記
エミツタ領域の周囲を囲んで前記エピタキシヤル
ベース領域に選択的に形成された一導電型のコレ
クタ領域と、前記ベース電極取出し領域、コレク
タ領域およびエミツタ領域上面にそれぞれ設けら
れたベース電極、コレクタ電極およびエミツタ電
極とを含む集積回路型トランジスタを備えた構成
を有する。
つぎに本発明を実施例により説明する。
第３図ａ，ｂおよびｃは本発明の一実施例の平
面図、同図ａのＡ―Ａ断面図およびＢ―Ｂ断面図
である。
面図、同図ａのＡ―Ａ断面図およびＢ―Ｂ断面図
である。
第３図ａ，ｂにおいて、本発明の半導体装置が
具備する集積回路型トランジスタは、Ｐ型半導体
基板１の上面にｎ型エピタキシヤル層が積層さ
れ、このエピタキシヤル層に枠状にＰ型の分離領
域２が形成され、分離領域２に囲されたｎ型のエ
ピタキシヤルベース領域３に、一部がＰ型分離領
域２に重ねられてこの分離域域に短絡されたＰ型
のコレクタ領域１４およびコレクタ領域１４に囲
まれたＰ型のエミツタ領域５、コレクタ領域の外
側でエミツタ領域５に対向してエピタキシヤルベ
ース領域３に形成されたn+型のベース電極取出
し領域６などを有することにおいては従来の第１
図に示すものと同じである。但し、エミツタ領域
５を囲むコレクタ領域１４には、ベース電極取出
し領域６とエミツタ領域５との間にはさまれた位
置で順方向の切れ目間隙１５が設けられているこ
とにおいて従来のものと違つている。
具備する集積回路型トランジスタは、Ｐ型半導体
基板１の上面にｎ型エピタキシヤル層が積層さ
れ、このエピタキシヤル層に枠状にＰ型の分離領
域２が形成され、分離領域２に囲されたｎ型のエ
ピタキシヤルベース領域３に、一部がＰ型分離領
域２に重ねられてこの分離域域に短絡されたＰ型
のコレクタ領域１４およびコレクタ領域１４に囲
まれたＰ型のエミツタ領域５、コレクタ領域の外
側でエミツタ領域５に対向してエピタキシヤルベ
ース領域３に形成されたn+型のベース電極取出
し領域６などを有することにおいては従来の第１
図に示すものと同じである。但し、エミツタ領域
５を囲むコレクタ領域１４には、ベース電極取出
し領域６とエミツタ領域５との間にはさまれた位
置で順方向の切れ目間隙１５が設けられているこ
とにおいて従来のものと違つている。
このような切れ目間隙１５があることにより、
第２図ｂに示すような寄生接合型電界効果トラン
ジスタがピンチオフするような高いコレクタ・ベ
ース間電圧VCBにおいても、第３図ｃに見られる
ように、間隙１５の部分で空乏層７，８が拡がり
きらず、トンネル状のチヤネル１６を残し、実用
上のVCBではピンチオフしなくなり、エミツタ電
極５ａとベース電極６ａとの間の電流通路は開放
となることがない。例えば、従来25〜30VのVCB
でピンチオフするものが多数あつたが、それが50
〜60Vにまで改善された。
第２図ｂに示すような寄生接合型電界効果トラン
ジスタがピンチオフするような高いコレクタ・ベ
ース間電圧VCBにおいても、第３図ｃに見られる
ように、間隙１５の部分で空乏層７，８が拡がり
きらず、トンネル状のチヤネル１６を残し、実用
上のVCBではピンチオフしなくなり、エミツタ電
極５ａとベース電極６ａとの間の電流通路は開放
となることがない。例えば、従来25〜30VのVCB
でピンチオフするものが多数あつたが、それが50
〜60Vにまで改善された。
なお上記実施例は、一導電型をＰ型、逆導型を
ｎ型に対応させて説明したが、一導電型がｎ型、
逆導電型をＰ型としたnpnトランジスタについて
も本発明が適用されることはいうまでもない。
ｎ型に対応させて説明したが、一導電型がｎ型、
逆導電型をＰ型としたnpnトランジスタについて
も本発明が適用されることはいうまでもない。
第１図ａ，ｂは従来の半導体装置における集積
回路型トランジスタの平面図および断面図、第２
図ａ，ｂおよびｃは第１図に示すトランジスタに
電源を付加した動作を説明するための動作説明図
および等価回路図、第３図ａ，ｂおよびｃは本発
明の一実施例の平面図とＡ―A′断面図およびＢ
―B′断面図である。 １……Ｐ型半導体基板、２……Ｐ型分離領域、
３……ｎ型エピタキシヤルベース領域、３′……
ｎ型エピタキシヤル層、４……コレクタ領域、４
ａ……コレクタ電極、５……エミツタ領域、５ａ
……エミツタ電極、６……ベース電極取出し領
域、６ａ……ベース電極、７，８……空乏層、１
４……切れ目間隙のあるコレクタ領域、１４ａ…
…コレクタ電極、１５……切れ目間隙。
回路型トランジスタの平面図および断面図、第２
図ａ，ｂおよびｃは第１図に示すトランジスタに
電源を付加した動作を説明するための動作説明図
および等価回路図、第３図ａ，ｂおよびｃは本発
明の一実施例の平面図とＡ―A′断面図およびＢ
―B′断面図である。 １……Ｐ型半導体基板、２……Ｐ型分離領域、
３……ｎ型エピタキシヤルベース領域、３′……
ｎ型エピタキシヤル層、４……コレクタ領域、４
ａ……コレクタ電極、５……エミツタ領域、５ａ
……エミツタ電極、６……ベース電極取出し領
域、６ａ……ベース電極、７，８……空乏層、１
４……切れ目間隙のあるコレクタ領域、１４ａ…
…コレクタ電極、１５……切れ目間隙。
Claims (1)
- １ 一導電型の半導体板と、この基板の上面に積
層された逆導電型のエピタキシヤル層に枠状に形
成された一導電型の分離領域と、この分離領域に
囲まれたエピタキシヤルベース領域と、このエピ
タキシヤルベース領域中に所定間隔をおいて選択
的に形成された逆導電型のベース電極取出し領域
および一導電型のエミツタ領域と、一部が前記分
離領域に短絡されかつ前記ベース電極取出し領域
とエミツタ領域との間にはさまれた位置で幅方向
の切れ目間隙を有しながら前記エミツタ領域の周
囲を囲んで前記エピタキシヤルベース領域に選択
的に形成された一導電型のコレクタ領域と、前記
ベース電極取り出し領域、コレクタ領域およびエ
ミツタ領域の上面にそれぞれ設けられたベース電
極、コレクタ電極およびエミツタ電極とを含むこ
とを特徴とする集積回路型トランジスタを備えた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5914580A JPS56155546A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5914580A JPS56155546A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155546A JPS56155546A (en) | 1981-12-01 |
| JPS6344306B2 true JPS6344306B2 (ja) | 1988-09-05 |
Family
ID=13104867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5914580A Granted JPS56155546A (en) | 1980-05-02 | 1980-05-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56155546A (ja) |
-
1980
- 1980-05-02 JP JP5914580A patent/JPS56155546A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56155546A (en) | 1981-12-01 |
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