JPH0333067Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の利用分野〕 本考案は誘電体分離構造を用いた半導体装置に
係り、特に、高耐圧半導体集積回路素子に好適な
素子構造に関する。

〔従来技術〕

第１図は単結晶島が誘電体膜を介して支持基体
中に複数個埋設されたいわゆる誘電体分離構造を
用いた従来技術によるダイオードの断面構造の一
例である。同図中、１は絶縁分離膜（誘電体膜）、
２は表面絶縁膜、３は第１導電型の単結晶島領
域、４は単結晶島領域の底面および側面に形成し
た高不純物濃度の第１導電型の層、５は単結晶島
領域の表面から内部に延びるように形成した第２
導電型の層、６は配線を示す。

第１図のダイオードの例では、素子の高耐圧化
のために、単結晶島領域の表面の第２導電型の層
５の厚さを厚くしており、また、配線６の下の第
１導電型の単結晶島領域３の表面に発生するチヤ
ンネルの阻止層として、単結晶島領域の底面およ
び側面に高不純物濃度の第１導電型の層４を設け
ている。このため、素子寸法が大きくなる欠点が
ある。

第２図は誘電体分離構造を用いた従来技術の横
型の第１型トランジスタ（例えばPNPバイポー
ラトランジスタ）の断面構造の一例である。同図
中、１０は第２導電型のエミツタ層、１１は第２
導電型のコレクタ層である。

第２図の横型の第１型トランジスタの例では、
エミツタ層１０とコレクタ層１１を横方向に配置
しており、高耐圧を得るためエミツタ層１０とコ
レクタ層１１の距離を大きくせねばならない理由
から、素子寸法が横方向に大きくなる欠点があ
る。また、エミツタ層１０とコレクタ層１１の間
の距離が長く、その表面再結合電流の制御が困難
なため、トランジスタの電流増巾率が小さく、そ
の制御も困難である。また、カツトオフ周波数も
小さいという欠点をもつ。さらに、半導体部分
３，１０，１１と表面絶縁膜２の境界面に発生す
る界面電荷の影響により、トランジスタの特性が
不安定である欠点もある。また、コレクタ層１１
の配線６下にチヤンネルが発生するため、高耐圧
化のために絶縁層１２の膜厚を厚くし、引出し配
線長１３を長くする必要があるという欠点があ
る。

第３図は誘電体分離構造を用いた半導体集積回
路において、第１型トランジスタと第２型トラン
ジスタ（例えばNPNバイポーラトランジスタ）
の両方を縦型トランジスタとして従来例の断面構
造である。図中、１６は単結晶島領域表面の第２
導電型の層、１７は第２導電型層内の第１導電型
の層、２０は単結晶島領域表面の第１導電型の
層、２１は第１導電型の層内の第２導電型の層を
示す。３，４，１６，１７からなる第１型トラン
ジスタにおいて、１７はエミツタ層、１６はベー
ス層、３はコレクタ層となる島領域、４はチヤン
ネルストツパーとして機能する。３，４，２０，
２１より成る第２型トランジスタで２１はエミツ
タ、２０はベース、３はコレクタ、４はチヤンネ
ルストツパーとして機能する高不純物濃度を有す
る第１導電型の層である。

第３図の例では、第１型、第２型のトランジス
タの両方の電流増巾率、カツトオフ周波数を大き
くでき、制御性も良好となるが、別導伝型の単結
晶島領域３を同一基板に同時に配置する必要があ
り製造工程が複雑になる欠点がある。

〔考案の目的〕

本考案の目的は、 (1) 誘電体分離構造をもつ半導体集積回路におい
てその集積度を向上させること、 (2) トランジスタの特性を向上させ半導体集積回
路の性能を向上させること、 (3) (1)，(2)を製造工程を複雑化することなしに達
成することにある。

〔考案の概要〕

本考案の要点は、従来第１導電型と第２導電型
の接合として用いられることのなかつた単結晶島
領域の底面および側面に沿つて延びる接合部を設
け、新しい素子構造を可能にし、素子機能を向上
させたことにある。

〔考案の実施例〕

第４図は本考案による誘電体分離構造のダイオ
ードの断面図の例である。２３は単結晶島領域の
底面および側面に形成した第２導電型の層であ
る。

第４図のダイオードでは、第２導電型の層を単
結晶島領域の底面および側面に形成しているた
め、第１図のダイオードの例より小型化が可能と
なる。また、第１導伝型の層と接続する配線６に
よるチヤンネルの発生が無いため素子の高耐圧化
に有利となる。第１図のダイオードの例にあるチ
ヤンネルストツパーとして機能する層４は不要と
なり、これは素子の小型化につながる。

第５図は本考案による誘電体分離構造の第１型
トランジスタの断面構造の一例である。同図中、
２７は単結晶島領域の表面から内部に延びる第２
導電型の層、６′は配線を示す。

第５図のトランジスタにおいて、２７はエミツ
タ層、３はベース層、２３はコレクタ層として機
能させる場合、コレクタ層２３を単結晶島領域の
底面および側面に設けたことにより、第２図の第
１型トランジスタの例に比べて小型化が可能にな
る。コレクタ２３の配線６′は第１導電型の単結
晶島領域３の上を通す必要がないため、第２図の
第１型トランジスタの例に示した配線の下のチヤ
ンネルの発生がなく、高耐圧化に有利である。第
２図の横型の第１型トランジスタでは電流増巾率
が10〜20、カツトオフ周波数が100KHz程度であ
つたのに対し、第５図に示した本考案によるタテ
型トランジスタでは電流増巾率を50〜100に、カ
ツトオフ周波数を数ＭHzに向上させることができ
る。また、同時に、特性の安定性、制御性は、エ
ミツタ層２７、直下のベース層厚を側面と比較し
て十分小さくすることにより、容易に得られる。
さらに、単結晶島領域の底面、側面の全面にコレ
クタ層を配置出来るため、小型の島で、低コレク
タ抵抗を実現出来る。

第６図は本考案による誘電体分離構造のマルチ
エミツタトランジスタの断面構造図の一例であ
る。

このマルチエミツタトランジスタ層において、
２７をエミツタ層、３をベース層、２３をコレク
タ層として機能させた場合、各エミツタ層２７と
コレクタ層２３の距離を均一に形成することが可
能であり、従来技術で製造するより小型で特性の
均一なマルチエミツタトランジスタを製造するこ
とができる。

第７図は、本考案による誘電体分離構造の特に
高耐圧な第１型トランジスタの断面構造の一例で
ある。同図中、３７，３８，３９，４０はフイー
ルドプレートを兼ねる配線を示す。

第７図のトランジスタにおいて、２７はエミツ
タ層、３はベース層、２３はコレクタ層として機
能させ、エミツタ層からコレクタ層方向に電圧を
印加し、トランジスタを阻止状態にした場合につ
いて以下述べる。フイールドプレート３７および
３８は、コレクタ層２３からベース層３へ向けて
発生する単結晶島領域の表面の空乏層を横方向に
拡げることにより、素子耐圧を向上させる。フイ
ールドプレート３９および４０は、単結晶島領域
の表面の空乏層の拡がり過ぎにより、エミツタ・
コレクタ間でパンチスルー現象が発生するのを阻
止することにより素子耐圧を向上させる。

第８図は、誘電体分離構造をもつ半導体集積回
路において、第５図に示した本考案による第１型
トランジスタと同時に別の単結晶島に設けるため
の第２型トランジスタの一例である。同図中、４
４は単結晶島領域の表面の第２導電型の層内の第
１導電型の層を示す。

第８図のトランジスタの例では、単結晶島領域
の底面および側面の第２導電型の層はフローテイ
ング状態にしてあるが、第１導電型の層４４、第
２導電型の層２７、第１導電型の層３、第２導電
型の層２３が直列接続されており、各層の内部抵
抗の影響でサイリスタ動作を起こし、ラツチアツ
プする場合があるという欠点をもつ。

第９図は、第８図に示した第２型トランジスタ
の欠点を改善した本考案による誘電体分離構造を
もつ第２型トランジスタの断面構造の一例であ
る。同図中、４９は単結晶島領域の底面の一部の
第１導電型の層、６″は第１導電型の単結晶島領
域とその側面の第２導電型の層２３を短絡する配
線を示す。

第９図の第２型トランジスタの例は、単結晶島
領域の底面の層４４を投影した個所及びその近傍
に第１導電型の層４９を設け、この個所には層２
３を形成しないようにし、これにより、第８図の
第２型トランジスタの例における単結晶島領域の
底面および側面の第２導電型の層の領域を小さく
し、サイリスタ動作によるラツチアツプの可能性
を少なくしたものである。これによつて、第１型
トランジスタと同時に別の単結晶島に第２型トラ
ンジスタを設けることが可能となる。

【図面の簡単な説明】

第１図は誘電体分離構造を用いた従来のダイオ
ードの断面図、第２図は誘電体分離構造を用いた
従来の横型の第１型トランジスタの断面図、第３
図は第１型トランジスタと第２型トランジスタの
両方をタテ型トランジスタとして従来の断面図、
第４図は本考案の誘電体分離構造のダイオードの
断面図、第５図は本考案による誘電体分離構造の
第１型トランジスタの断面図、第６図は本考案の
誘電体分離構造のマルチエミツタトランジスタの
断面図、第７図は、本考案の誘電体分離構造の第
１型トランジスタの断面図、第８図は第５図の第
１型トランジスタと同時に設けるための第２型ト
ランジスタの断面図、第９図は本考案の誘電体分
離構造の第２型トランジスタの断面図である。 ３……第１導電型の単結晶島領域、６……配
線、２３……単結晶島領域の底面および側面の第
２導電型の層、２７……単結晶島領域の表面の第
２導電型の層。

Claims (1)

1. 【実用新案登録請求の範囲】 第１導電型の単結晶島領域が誘電体膜を介して
   支持基体中に複数個埋設された誘電体分離基板の
   一対の単結晶島領域に、第１導電型のエミツタ層
   を有する第１型バイポーラトランジスタと第２導
   電型のエミツタ層を有する第２型バイポーラトラ
   ンジスタがそれぞれ形成されるものにおいて、 第１型バイポーラトランジスタが形成される第
   １の単結晶島領域は島領域表面から内部に延びる
   第２導電型の第１ベース層と、第１ベース層表面
   から内部に延びる第１導電型の第１エミツタ層
   と、第１エミツタ層を島領域底部に投影した個所
   を除き島領域と誘電体膜との間全面に設けられ端
   部が島領域表面に露出する第２導電型の周辺層と
   を有し、島領域表面において第１エミツタ層に第
   １エミツタ電極が、第１ベース層に第１ベース電
   極が、島領域と周辺層とに第１コレクタ電極がそ
   れぞれ設けられており、 第２型バイポーラトランジスタが形成される第
   ２の単結晶島領域は島領域表面から内部に延びる
   第２導電型の第２エミツタ層と、島領域と誘電体
   膜との間全面に設けられ端部が島領域表面に露出
   する第２導電型の第２コレクタ層とを有し、島領
   域表面において第２エミツタ層に第２エミツタ電
   極を、島領域に第２ベース電極を、第２コレクタ
   層に第２コレクタ電極がそれぞれ設けられている
   ことを特徴とする半導体装置。