JPS6346473B2 - - Google Patents
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- JPS6346473B2 JPS6346473B2 JP58045815A JP4581583A JPS6346473B2 JP S6346473 B2 JPS6346473 B2 JP S6346473B2 JP 58045815 A JP58045815 A JP 58045815A JP 4581583 A JP4581583 A JP 4581583A JP S6346473 B2 JPS6346473 B2 JP S6346473B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- pixels
- circuit
- image memory
- painting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—Two-dimensional [2D] image generation
- G06T11/40—Filling planar surfaces by adding surface attributes, e.g. adding colours or textures
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、画像データ処理の一種であるペイン
テイング（色塗り）を実行する回路に関し、特に
該処理を含む並列演算をパイプライン処理に基い
て高速に実行しようとするものである。
テイング（色塗り）を実行する回路に関し、特に
該処理を含む並列演算をパイプライン処理に基い
て高速に実行しようとするものである。
従来技術と問題点
画像データ処理には図形の輪郭を示す境界線内
の領域を指定された色で塗りつぶすペインテイン
グまたは色塗り処理があるが、従来の色塗りはほ
とんどソフトウエアによる方式に依つており、ハ
ードウエアで実現しているものも１次元の演算方
式であることが多い。ソフトウエアによる方式は
小領域の画像データに対してはさほど時間的な問
題はないが、画像データが大きくなると（例えば
1024×1024）、見るに耐えないほど遅い。又、ハ
ードウエアで実現している方式は、画像データの
呼び出し方向を水平、垂直と変えなければ処理で
きない欠点がある。
の領域を指定された色で塗りつぶすペインテイン
グまたは色塗り処理があるが、従来の色塗りはほ
とんどソフトウエアによる方式に依つており、ハ
ードウエアで実現しているものも１次元の演算方
式であることが多い。ソフトウエアによる方式は
小領域の画像データに対してはさほど時間的な問
題はないが、画像データが大きくなると（例えば
1024×1024）、見るに耐えないほど遅い。又、ハ
ードウエアで実現している方式は、画像データの
呼び出し方向を水平、垂直と変えなければ処理で
きない欠点がある。
発明の目的
本発明は、大きな領域（例えば1024×1024）の
多値画像データを対象とした色塗りの処理を高速
にリアルタイムで行なおうとしたもので、ハード
ウエアで実現が可能でありかつ論理が簡単で制御
が容易な２×２ドツトの２次元演算型ペインテイ
ング方式を提供するものである。
多値画像データを対象とした色塗りの処理を高速
にリアルタイムで行なおうとしたもので、ハード
ウエアで実現が可能でありかつ論理が簡単で制御
が容易な２×２ドツトの２次元演算型ペインテイ
ング方式を提供するものである。
発明の構成
本発明のペインテイング回路は、境界となる画
素群が連結して閉ループをなし且つ該閉ループ内
に色塗り基となる種画素を含んだ２次元多値画像
データをラスタスキヤンによつて画像メモリから
読出して得られた画素情報を２×２のウインドウ
で順次切り出すマスク発生回路と、該ウインドウ
内の１画素のデータを当該画素と残り３画素の情
報の組合せから決定する演算回路とを備え、該演
算回路による演算をパイプライン式に行つてその
結果を再度該画像メモリに書き込んだら、次は該
画像メモリを逆方向にラスタスキヤンして同様の
処理を行い、以下前記閉ループ内を全て該種画素
と同じ画素で埋めるまで同様の処理を繰り返すよ
うにしてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
素群が連結して閉ループをなし且つ該閉ループ内
に色塗り基となる種画素を含んだ２次元多値画像
データをラスタスキヤンによつて画像メモリから
読出して得られた画素情報を２×２のウインドウ
で順次切り出すマスク発生回路と、該ウインドウ
内の１画素のデータを当該画素と残り３画素の情
報の組合せから決定する演算回路とを備え、該演
算回路による演算をパイプライン式に行つてその
結果を再度該画像メモリに書き込んだら、次は該
画像メモリを逆方向にラスタスキヤンして同様の
処理を行い、以下前記閉ループ内を全て該種画素
と同じ画素で埋めるまで同様の処理を繰り返すよ
うにしてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図ａは２次元の入力画像データの例を示
し、画像（図形）の輪郭を示す境界ラベルＥとそ
の輪郭内に記された中心ラベルＣからなる。入力
画像データは画素fij（ｉ＝1，2，3，…，ｊ＝1，
２，3，…）で区分された２次元平面に該画素対応
で配列される。画素fijは例えば８ビツトの多値デ
ータによりその情報（境界ラベルかなど）が表わ
される。境界ラベルＥは上下左右および斜めの計
８方向のいずれかで連結して（斜め方向は連結と
は見做さないとする方式があるが、こゝでは斜め
方向も連結ありとする）閉ループを形成してい
る。該閉ループ内に置かれた中心ラベルＣは、色
塗りの種となるものである。従つて種画素ともい
い、色塗りするその色を前記８ビツトで指定す
る。同図ｂは演算（色塗り処理）結果で、境界ラ
ベルＥによる閉ループ内が全て中心ラベルＣに置
換されている（四角で囲んだＣが種画素）。本発
明はこの演算処理を２×２ドツトの２次元演算で
パイプライン式に高速に実現しようとするもので
ある。
し、画像（図形）の輪郭を示す境界ラベルＥとそ
の輪郭内に記された中心ラベルＣからなる。入力
画像データは画素fij（ｉ＝1，2，3，…，ｊ＝1，
２，3，…）で区分された２次元平面に該画素対応
で配列される。画素fijは例えば８ビツトの多値デ
ータによりその情報（境界ラベルかなど）が表わ
される。境界ラベルＥは上下左右および斜めの計
８方向のいずれかで連結して（斜め方向は連結と
は見做さないとする方式があるが、こゝでは斜め
方向も連結ありとする）閉ループを形成してい
る。該閉ループ内に置かれた中心ラベルＣは、色
塗りの種となるものである。従つて種画素ともい
い、色塗りするその色を前記８ビツトで指定す
る。同図ｂは演算（色塗り処理）結果で、境界ラ
ベルＥによる閉ループ内が全て中心ラベルＣに置
換されている（四角で囲んだＣが種画素）。本発
明はこの演算処理を２×２ドツトの２次元演算で
パイプライン式に高速に実現しようとするもので
ある。
第２図はその説明図で、fijが処理対象の画素で
ある。演算処理は対象画素fijとその左側の画素
fi-1,j、左斜め上の画素fi-1,j-1、および上側の画素
fi,j-1からなる４画素がどのような情報を持つてい
るのかにより行われ、その結果gijでfijを書換え
る。本発明で用いる演算論理は５種あり、これら
を図示すると第３図ａ〜ｅのようになる。なおこ
の４画素を切り出すウインドウＷは、第１図ａで
一例を示すと破線枠のようになる。
ある。演算処理は対象画素fijとその左側の画素
fi-1,j、左斜め上の画素fi-1,j-1、および上側の画素
fi,j-1からなる４画素がどのような情報を持つてい
るのかにより行われ、その結果gijでfijを書換え
る。本発明で用いる演算論理は５種あり、これら
を図示すると第３図ａ〜ｅのようになる。なおこ
の４画素を切り出すウインドウＷは、第１図ａで
一例を示すと破線枠のようになる。
第３図ａに示す第１の演算論理はfij＝Ｅならば
残りの３画素が何であつても（Ｘはdon′t careを
意味する）出力gijをＥにするというものである。
これは境界レベルＥに対処するもので、境界ラベ
ルＥは変化させないようにする。演算論理２は同
図ｂに示すようにfij≠Ｅ、fi,j-1≠Ｃ、fi-1,j＝Ｃな
らばgij＝fi-1,jつまりＣとするというものである。
演算論理３は同図ｃに示すようにfij≠Ｅ、fi,j-1＝
Ｃならばgij＝fi,j-1つまりＣとするというものであ
る。演算論理４は同図ｄに示すようにfij≠Ｅ、
fi,j-1≠Ｅ、fi-1,j≠Ｅ、fi-1,j-1＝Ｃであればgij＝
fi-1,j-1つまりＣとするというものである。これら
ｂ〜ｄの演算を第４図のフローに従い順次行うと
境界ラベルＥで囲まれる閉領域内が全て中心ラベ
ルＣで埋められる。演算論理５は第３図ｅに示す
ようにａ〜ｄ以外の場合にはgij＝fijとしてつまり
何もしないで、不要部分に色塗りなどしないよう
にする論理である。
残りの３画素が何であつても（Ｘはdon′t careを
意味する）出力gijをＥにするというものである。
これは境界レベルＥに対処するもので、境界ラベ
ルＥは変化させないようにする。演算論理２は同
図ｂに示すようにfij≠Ｅ、fi,j-1≠Ｃ、fi-1,j＝Ｃな
らばgij＝fi-1,jつまりＣとするというものである。
演算論理３は同図ｃに示すようにfij≠Ｅ、fi,j-1＝
Ｃならばgij＝fi,j-1つまりＣとするというものであ
る。演算論理４は同図ｄに示すようにfij≠Ｅ、
fi,j-1≠Ｅ、fi-1,j≠Ｅ、fi-1,j-1＝Ｃであればgij＝
fi-1,j-1つまりＣとするというものである。これら
ｂ〜ｄの演算を第４図のフローに従い順次行うと
境界ラベルＥで囲まれる閉領域内が全て中心ラベ
ルＣで埋められる。演算論理５は第３図ｅに示す
ようにａ〜ｄ以外の場合にはgij＝fijとしてつまり
何もしないで、不要部分に色塗りなどしないよう
にする論理である。
第４図はペインテイング処理のフローを示し、
この図に示すようにペインテイングは先ず２次元
画像メモリより入力画像データを、該メモリの左
上から水平方向にそして順次下げて行つて右下ま
で（テレビのラスタスキヤンの要領で）読出し、
読出した画素情報によりペインテイング処理を施
して演算結果を得、次に画像メモリを上記と同様
にアクセスして該演算結果を書込む。これで一回
の演算処理が終るが、これで輪郭内の全領域に色
塗りされるとは限らないので同様処理を再び行な
うが、今回はスキヤンを逆方向に即ち右下から横
へ左方向に、そして順次上げて行つて左上まで行
ない、かゝるスキヤンで読出した画素情報にペイ
ンテイング処理を施し、その演算結果を画像メモ
リへ書込む。この２度目の処理でも色塗りが完了
するとは限らず、複雑な図形になると何度でも繰
り返し処理をする必要がある。何度処理すればよ
いかは、処理終了か、を判定することにより分る
が、この判定は今回処理で書換えられた画素があ
つたか、で実行できる。書換えられた画素がなけ
れば処理終了であり、書換えられた画素があれば
処理未了でこの場合は再び画像メモリの読出に入
る。なおこのペインテイング処理には上述した５
種類の論理がペインテイング処理が含まれる。
この図に示すようにペインテイングは先ず２次元
画像メモリより入力画像データを、該メモリの左
上から水平方向にそして順次下げて行つて右下ま
で（テレビのラスタスキヤンの要領で）読出し、
読出した画素情報によりペインテイング処理を施
して演算結果を得、次に画像メモリを上記と同様
にアクセスして該演算結果を書込む。これで一回
の演算処理が終るが、これで輪郭内の全領域に色
塗りされるとは限らないので同様処理を再び行な
うが、今回はスキヤンを逆方向に即ち右下から横
へ左方向に、そして順次上げて行つて左上まで行
ない、かゝるスキヤンで読出した画素情報にペイ
ンテイング処理を施し、その演算結果を画像メモ
リへ書込む。この２度目の処理でも色塗りが完了
するとは限らず、複雑な図形になると何度でも繰
り返し処理をする必要がある。何度処理すればよ
いかは、処理終了か、を判定することにより分る
が、この判定は今回処理で書換えられた画素があ
つたか、で実行できる。書換えられた画素がなけ
れば処理終了であり、書換えられた画素があれば
処理未了でこの場合は再び画像メモリの読出に入
る。なおこのペインテイング処理には上述した５
種類の論理がペインテイング処理が含まれる。
第５図は第４図のフローに従う処理例で、ａは
入力データである。この入力データ（入力コー
ド）は画像メモリに格納されているが、１次演算
処理ではこれを左上から右下まで順次水平方向に
呼び出して（ラスタスキヤンして）ペインテイン
グ処理を行う。このペインテイング処理はｂに示
すようにウインドウW1から開始され、ウインド
ウW2の位置より下の領域に色塗りが行われる。
図から明らかなように最初の演算論理は第３図ｂ
であり、これにより中心ラベルＣの右側に同じラ
ベルＣが付加される。次の演算論理は、今付加さ
れたＣにより第３図ｂとなり、該付加されたＣの
右側に同じＣが付加される。以下同様であり、そ
してこの行の右端に達すると第３図ａの演算論理
が成立して当該画素のコードは同じＥになる。２
行目に入ると中心ラベルＣの所で第３図ｃの演算
論理が成立し、該中心ラベルＣの直下の画素がコ
ードＣになる。以下これに準じ、第５図ｂの如く
Ｃコードが生成されていく。このｂの１次演算結
果（コードＣ群）は前記の画像メモリの該当位置
に順次書きこまれる。そして、この書きこみが完
了したら、次は逆に画像メモリの右下から左上に
かけて水平方向に順次入力コード（この場合は１
次演算結果）を呼び出し、ペインテイング処理す
る。処理順序はｃに示すように右下のウインドウ
W3から開始され、中央部のウインドウW4から上
方に中心ラベルＣが追加される。但し、ウンドウ
内の各画素の上下左右の関係は、スキヤン方向が
逆になるため第２図、第３図とは左右、上下が逆
になり、ウインドウW4におけるＣ付加論理は第
３図ｂである。以下同様にしてｄではｂと同じ方
向のスキヤンで３次演算結果を、そしてｅではｃ
と同じ方向のスキヤンで４次演算結果を得、さら
にｆではｂ，ｄと同じ方向のスキヤンで５次演算
結果を得ると、これが境界ラベルＥで囲まれる閉
領域全てを中心ラベルＣで埋めた最終出力とな
る。最終出力か否かは前述のように、更に処理を
繰り返しても結果が変わらなくなることで判断で
きる。
入力データである。この入力データ（入力コー
ド）は画像メモリに格納されているが、１次演算
処理ではこれを左上から右下まで順次水平方向に
呼び出して（ラスタスキヤンして）ペインテイン
グ処理を行う。このペインテイング処理はｂに示
すようにウインドウW1から開始され、ウインド
ウW2の位置より下の領域に色塗りが行われる。
図から明らかなように最初の演算論理は第３図ｂ
であり、これにより中心ラベルＣの右側に同じラ
ベルＣが付加される。次の演算論理は、今付加さ
れたＣにより第３図ｂとなり、該付加されたＣの
右側に同じＣが付加される。以下同様であり、そ
してこの行の右端に達すると第３図ａの演算論理
が成立して当該画素のコードは同じＥになる。２
行目に入ると中心ラベルＣの所で第３図ｃの演算
論理が成立し、該中心ラベルＣの直下の画素がコ
ードＣになる。以下これに準じ、第５図ｂの如く
Ｃコードが生成されていく。このｂの１次演算結
果（コードＣ群）は前記の画像メモリの該当位置
に順次書きこまれる。そして、この書きこみが完
了したら、次は逆に画像メモリの右下から左上に
かけて水平方向に順次入力コード（この場合は１
次演算結果）を呼び出し、ペインテイング処理す
る。処理順序はｃに示すように右下のウインドウ
W3から開始され、中央部のウインドウW4から上
方に中心ラベルＣが追加される。但し、ウンドウ
内の各画素の上下左右の関係は、スキヤン方向が
逆になるため第２図、第３図とは左右、上下が逆
になり、ウインドウW4におけるＣ付加論理は第
３図ｂである。以下同様にしてｄではｂと同じ方
向のスキヤンで３次演算結果を、そしてｅではｃ
と同じ方向のスキヤンで４次演算結果を得、さら
にｆではｂ，ｄと同じ方向のスキヤンで５次演算
結果を得ると、これが境界ラベルＥで囲まれる閉
領域全てを中心ラベルＣで埋めた最終出力とな
る。最終出力か否かは前述のように、更に処理を
繰り返しても結果が変わらなくなることで判断で
きる。
第６図以下は上述した処理をなす本発明の一実
施例である。第６図は画像処理システムの構成図
で、１０は画像メモリ、１１はペインテイング回
路である。これら両回路間では制御信号バス
CSBおよび画像メモリバスPMBを利用して
DMA転送を行い、リード、ライトを同時に行う
ことができる。
施例である。第６図は画像処理システムの構成図
で、１０は画像メモリ、１１はペインテイング回
路である。これら両回路間では制御信号バス
CSBおよび画像メモリバスPMBを利用して
DMA転送を行い、リード、ライトを同時に行う
ことができる。
第７図はペインテイング回路１１の詳細図で、
２１は画像メモリバスPMBに対するバスインタ
フエース、２２は制御信号バスCSBに対する制
御回路である。２３，２４に画像データに対する
入，出力バツフアであるが、この他にウインドウ
Ｗの横幅を示すパラメータ（８〜16ビツトのコー
ド）を保持するバツフア２５、境界ラベルＥを保
持するバツフア２６、中心点ラベル２７を保持す
るバツフア２７がある。図中の数字８は当該信号
線のデータ転送単位が８ビツトつまり１バイトで
あることを示す。２８は２×２のマスク（ウイン
ドウＷ）を発生する回路で、入力バツフア２３か
らの入力コードC0と２×２演算回路からの出力
コードC6、バツフア２５からの横幅コードC5か
ら、８ビツト×４の演算入力コード（４個の画素
情報）C1〜C4を切り出す。２９は、マスク発生
回路２８の出力C1〜C4（４バイト）とバツフア２
６，２７の出力（計２バイト）Ｅ，Ｃを受けて前
述の２×２演算を行ない、その演算結果（１バイ
ト）を出力バツフア２４に転送する２×２演算回
路である。２×２マスク発生回路２８の具体例を
第８図に、また２×２演算回路２９の具体例を第
９図に示す。
２１は画像メモリバスPMBに対するバスインタ
フエース、２２は制御信号バスCSBに対する制
御回路である。２３，２４に画像データに対する
入，出力バツフアであるが、この他にウインドウ
Ｗの横幅を示すパラメータ（８〜16ビツトのコー
ド）を保持するバツフア２５、境界ラベルＥを保
持するバツフア２６、中心点ラベル２７を保持す
るバツフア２７がある。図中の数字８は当該信号
線のデータ転送単位が８ビツトつまり１バイトで
あることを示す。２８は２×２のマスク（ウイン
ドウＷ）を発生する回路で、入力バツフア２３か
らの入力コードC0と２×２演算回路からの出力
コードC6、バツフア２５からの横幅コードC5か
ら、８ビツト×４の演算入力コード（４個の画素
情報）C1〜C4を切り出す。２９は、マスク発生
回路２８の出力C1〜C4（４バイト）とバツフア２
６，２７の出力（計２バイト）Ｅ，Ｃを受けて前
述の２×２演算を行ない、その演算結果（１バイ
ト）を出力バツフア２４に転送する２×２演算回
路である。２×２マスク発生回路２８の具体例を
第８図に、また２×２演算回路２９の具体例を第
９図に示す。
第８図で３１〜３４はタイミングバツフア、３
５は行バツフアである。第１図、第２図などから
明らかなようにウインドウＷを構成する画素
fi-1,j-1、fi,j-1は走査方向における隣接画素、fi-1,j
はこれらより画面の横幅だけずれた画素、fijは
fi-1,jの隣接画素であるから、読出した画素情報を
入力端Tiより逐次入力し、各タイミングバツフ
アを１画素周期（各画素を逐次読出す時間間隔）
でシフトし、行バツフアではその横幅画素数倍の
時間をかけて通過させれば、画素fijをバツフア３
１に画素fi-1,jをバツフア３２に、画素fi-1,j-1をバ
ツフア３３に、そして画素fi-1,j-1をバツフア３４
に格納した状態を作ることができ、これらを各バ
ツフア３１〜３４より取出せば第２図等のウイン
ドウＷの情報を取出すことができる。これらが上
述の出力C1〜C4である。
５は行バツフアである。第１図、第２図などから
明らかなようにウインドウＷを構成する画素
fi-1,j-1、fi,j-1は走査方向における隣接画素、fi-1,j
はこれらより画面の横幅だけずれた画素、fijは
fi-1,jの隣接画素であるから、読出した画素情報を
入力端Tiより逐次入力し、各タイミングバツフ
アを１画素周期（各画素を逐次読出す時間間隔）
でシフトし、行バツフアではその横幅画素数倍の
時間をかけて通過させれば、画素fijをバツフア３
１に画素fi-1,jをバツフア３２に、画素fi-1,j-1をバ
ツフア３３に、そして画素fi-1,j-1をバツフア３４
に格納した状態を作ることができ、これらを各バ
ツフア３１〜３４より取出せば第２図等のウイン
ドウＷの情報を取出すことができる。これらが上
述の出力C1〜C4である。
第９図で３６〜３９は比較器、４１〜４４はイ
ンバータ、４５〜４８はナンドゲート、４９，５
０はドライバである。これらで前述の第３図等で
説明した５種の演算論理を実行する。例えば第３
図ａの場合を考えると、C4＝fijであるからこれが
Ｅのとき比較器３９は“１”出力を生じ、これは
インバータ４３で反転されて“０”となり、ナン
ドゲート４５〜４７の出力は１、ノアゲート４８
の出力は０、ドライバ４９がアクテイブとなつて
C4＝fij＝Ｅが出力し、こうして第３図ａの論理が
実行される。第３図ｂの場合は、C4≠Ｅである
から比較器３９の出力は０、インバータ４３の出
力は１、C3＝Ｃであるから比較器３８の出力は
１、インバータ４２の出力は０、ナンドゲート４
５，４７の出力は１、ナンドゲート４６の出力は
０、ノアゲート４８の出力は１、インバータ４４
の出力は０、これによりドライバ５０がアクテイ
ブになつてＣを出力し、こうして第３図ｂの論理
が実行される。以下同様であり、こうして得られ
本回路の出力C6即ちドライバ４９または５０の
出力ＥまたはＣはバツフア２４へ送られる。
ンバータ、４５〜４８はナンドゲート、４９，５
０はドライバである。これらで前述の第３図等で
説明した５種の演算論理を実行する。例えば第３
図ａの場合を考えると、C4＝fijであるからこれが
Ｅのとき比較器３９は“１”出力を生じ、これは
インバータ４３で反転されて“０”となり、ナン
ドゲート４５〜４７の出力は１、ノアゲート４８
の出力は０、ドライバ４９がアクテイブとなつて
C4＝fij＝Ｅが出力し、こうして第３図ａの論理が
実行される。第３図ｂの場合は、C4≠Ｅである
から比較器３９の出力は０、インバータ４３の出
力は１、C3＝Ｃであるから比較器３８の出力は
１、インバータ４２の出力は０、ナンドゲート４
５，４７の出力は１、ナンドゲート４６の出力は
０、ノアゲート４８の出力は１、インバータ４４
の出力は０、これによりドライバ５０がアクテイ
ブになつてＣを出力し、こうして第３図ｂの論理
が実行される。以下同様であり、こうして得られ
本回路の出力C6即ちドライバ４９または５０の
出力ＥまたはＣはバツフア２４へ送られる。
発明の効果
以上述べたように本発明によれば、画像メモリ
に対するラスタスキヤンを繰り返すだけで２×２
の演算処理がパイプライン式に行われ、大きな画
像データに対しても処理速度が速く、またスキヤ
ン方向も水平方向だけで済む利点がある。
に対するラスタスキヤンを繰り返すだけで２×２
の演算処理がパイプライン式に行われ、大きな画
像データに対しても処理速度が速く、またスキヤ
ン方向も水平方向だけで済む利点がある。
第１図ａ，ｂはペインテイング処理前後の画像
データの説明図、第２図および第３図は本発明の
２×２演算処理の説明図、第４図は本発明に係る
ペインテイング処理のフローチヤート、第５図は
その処理例を示す画像データの説明図、第６図〜
第９図は本発明の一実施例を示す各部構成図であ
る。 図中、１０は画像メモリ、１１はペインテイン
グ回路、２８は２×２マスク発生回路、２９は２
×２演算回路、Ｅは境界ラベル（境界画素）、Ｃ
は中心ラベル（種画素）、Ｗは２×２ウインドウ
である。
データの説明図、第２図および第３図は本発明の
２×２演算処理の説明図、第４図は本発明に係る
ペインテイング処理のフローチヤート、第５図は
その処理例を示す画像データの説明図、第６図〜
第９図は本発明の一実施例を示す各部構成図であ
る。 図中、１０は画像メモリ、１１はペインテイン
グ回路、２８は２×２マスク発生回路、２９は２
×２演算回路、Ｅは境界ラベル（境界画素）、Ｃ
は中心ラベル（種画素）、Ｗは２×２ウインドウ
である。
Claims (1)
- １ 境界となる画素群が連結して閉ループをなし
且つ該閉ループ内に色塗りの基となる種画素を含
んだ２次元多値画像データをラスタスキヤンによ
つて画像メモリから読出して得られた画素情報を
２×２のウインドウで順次切り出すマスク発生回
路と、該ウインドウ内の１画素のデータを当該画
素と残り３画素の情報の組合せから決定する演算
回路とを備え、該演算回路による演算をパイプラ
イン式に行つてその結果を再度該画像メモリに書
き込んだら、次は該画像メモリを逆方向にラスタ
スキヤンして同様の処理を行い、以下前記閉ルー
プ内を全て該種画素と同じ画素で埋めるまで同様
の処理を繰り返すようにしてなることを特徴とす
るペインテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045815A JPS59172066A (ja) | 1983-03-18 | 1983-03-18 | ペインテイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045815A JPS59172066A (ja) | 1983-03-18 | 1983-03-18 | ペインテイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172066A JPS59172066A (ja) | 1984-09-28 |
| JPS6346473B2 true JPS6346473B2 (ja) | 1988-09-14 |
Family
ID=12729741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045815A Granted JPS59172066A (ja) | 1983-03-18 | 1983-03-18 | ペインテイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172066A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2583878B2 (ja) * | 1987-03-13 | 1997-02-19 | 株式会社リコー | 閉図形内部領域の塗りつぶし方法 |
-
1983
- 1983-03-18 JP JP58045815A patent/JPS59172066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172066A (ja) | 1984-09-28 |
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