JPS634664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS634664A JPS634664A JP61148605A JP14860586A JPS634664A JP S634664 A JPS634664 A JP S634664A JP 61148605 A JP61148605 A JP 61148605A JP 14860586 A JP14860586 A JP 14860586A JP S634664 A JPS634664 A JP S634664A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- polycrystalline silicon
- film
- insulating film
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば溝状に形成されたキャパシタを有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
（従来の技術）
半導体集積回路において小さな面積で且つ大きな容量の
キャパシタを構成する手段として、例えば基板表面部に
溝を形成し、この溝を利用してキャパシタを形成するこ
とが試みられている。第２図はこのような溝状キャパシ
タの例を示すもので、まず第２因（Ａ）に示すように、
Ｐ型シリコン基板１１の表面に素子分離用のフィールド
酸化膜１２を形成し、次に基板１１の表面にホトレジス
トパターン１３を形成する。そして、このホトレジスト
バター１３をマスクとして、例えばヒ素をイオン注入し
、基板１１にＮ−型拡散層１４を形成する。次にホトレ
ジストパターン１３を除去して、第２図（Ｂ）に示すよ
うに、例えば窒化膜から成る第１のマスク材１５を堆積
し、この第１のマスク材１５上に例えばＣＶＤ酸化躾か
ら成る第２のマスク材１６を堆積する。そして、Ｎ−型
拡散層１４に対応する幅約１．２ミクロンの部分を選択
的にエツチングして開孔部を形成し、次に反応性イオン
エツチング（ＲＩＥ）により基板１１を例えば３ミクロ
ンの深さまで選択的にエツチングして溝１７を形成する
。
キャパシタを構成する手段として、例えば基板表面部に
溝を形成し、この溝を利用してキャパシタを形成するこ
とが試みられている。第２図はこのような溝状キャパシ
タの例を示すもので、まず第２因（Ａ）に示すように、
Ｐ型シリコン基板１１の表面に素子分離用のフィールド
酸化膜１２を形成し、次に基板１１の表面にホトレジス
トパターン１３を形成する。そして、このホトレジスト
バター１３をマスクとして、例えばヒ素をイオン注入し
、基板１１にＮ−型拡散層１４を形成する。次にホトレ
ジストパターン１３を除去して、第２図（Ｂ）に示すよ
うに、例えば窒化膜から成る第１のマスク材１５を堆積
し、この第１のマスク材１５上に例えばＣＶＤ酸化躾か
ら成る第２のマスク材１６を堆積する。そして、Ｎ−型
拡散層１４に対応する幅約１．２ミクロンの部分を選択
的にエツチングして開孔部を形成し、次に反応性イオン
エツチング（ＲＩＥ）により基板１１を例えば３ミクロ
ンの深さまで選択的にエツチングして溝１７を形成する
。
次に、Ｎ型不純物の拡散源として例えばヒ素−ケイ酸ガ
ラス（ＡＳＳＧ）膜１８を溝１７に沿って基板１１の全
面に堆積させ、熱酸化を行なうことによりＮ°型型数散
層１９形成する。
ラス（ＡＳＳＧ）膜１８を溝１７に沿って基板１１の全
面に堆積させ、熱酸化を行なうことによりＮ°型型数散
層１９形成する。
次に、第２図（Ｃ）に示すように、Ａｓ５ＧＩＩ１１８
および第２のマスク材１６をエツチング除去した後、熱
酸化を行なって溝１７の内側の表面に熱酸化膜を形成し
、この熱酸化膜をマスクとして等方性イオンエツチング
を行なうことにより第１のマスク材１５をエツチング除
去する。そして、この熱酸化膜をエツチング除去した後
、再び熱酸化を行なって、溝１７の内側および基板１１
の前面にキャパシタ酸化膜２０を形成する。そしてこの
キャパシタ酸化膜２０の全面に例えば膜厚が４０００オ
ングストロームの多結晶シリコン膜２１を堆積し、それ
に不純物をドープする。そしてこの多結晶シリコン膜２
１を熱酸化して、絶縁！Ｉ２２を形成する。この絶縁膜
２２の全面に多結晶シリコン膜２３を堆積して、これに
不純物をドープした後、反応性イオンエツチングを行な
うことにより、溝１１内部を除く基板１１上の多結晶シ
リコンｌ１２３をエツチング除去して、基板１１上の絶
縁膜２２が露出するようにする。次に溝１７内部を除く
基板１１上の絶縁膜２２をエツチング除去し、多結晶シ
リコンｌ１２１をパターニングしてこの多結晶シリコン
１１１２１をキャパシタ電極として使用する。そして、
多結晶シリコン膜２１を熱酸化して絶縁膜２４を形成す
る。
および第２のマスク材１６をエツチング除去した後、熱
酸化を行なって溝１７の内側の表面に熱酸化膜を形成し
、この熱酸化膜をマスクとして等方性イオンエツチング
を行なうことにより第１のマスク材１５をエツチング除
去する。そして、この熱酸化膜をエツチング除去した後
、再び熱酸化を行なって、溝１７の内側および基板１１
の前面にキャパシタ酸化膜２０を形成する。そしてこの
キャパシタ酸化膜２０の全面に例えば膜厚が４０００オ
ングストロームの多結晶シリコン膜２１を堆積し、それ
に不純物をドープする。そしてこの多結晶シリコン膜２
１を熱酸化して、絶縁！Ｉ２２を形成する。この絶縁膜
２２の全面に多結晶シリコン膜２３を堆積して、これに
不純物をドープした後、反応性イオンエツチングを行な
うことにより、溝１１内部を除く基板１１上の多結晶シ
リコンｌ１２３をエツチング除去して、基板１１上の絶
縁膜２２が露出するようにする。次に溝１７内部を除く
基板１１上の絶縁膜２２をエツチング除去し、多結晶シ
リコンｌ１２１をパターニングしてこの多結晶シリコン
１１１２１をキャパシタ電極として使用する。そして、
多結晶シリコン膜２１を熱酸化して絶縁膜２４を形成す
る。
しかしながら、このような方法で溝状キャパシタを構成
したのでは、溝１７内部の多結晶シリコン１１２３の表
面をＲＩＥによりエツチングした時にその表面は平坦で
なくなり、上部配線の断切れの原因となる。これは、溝
１７以外の基板１１の表面の多結晶シリコン膜２３の下
側には絶縁１１１２２が形成されておりエツチングの深
さを規定することができたのに対し、溝１７内部の多結
晶シリコン膜２３の表面部ではエツチングの深さが規定
されないからである。また、溝１７内部を除く基板１１
上の多結晶シリコン幕２３をＲＩＥによってエツチング
除去する際に、キャパシタ電極として使用される多結晶
シリコン１１２１にダメージを与えてしまい、それを層
間酸化するとその層間耐圧が劣化する。
したのでは、溝１７内部の多結晶シリコン１１２３の表
面をＲＩＥによりエツチングした時にその表面は平坦で
なくなり、上部配線の断切れの原因となる。これは、溝
１７以外の基板１１の表面の多結晶シリコン膜２３の下
側には絶縁１１１２２が形成されておりエツチングの深
さを規定することができたのに対し、溝１７内部の多結
晶シリコン膜２３の表面部ではエツチングの深さが規定
されないからである。また、溝１７内部を除く基板１１
上の多結晶シリコン幕２３をＲＩＥによってエツチング
除去する際に、キャパシタ電極として使用される多結晶
シリコン１１２１にダメージを与えてしまい、それを層
間酸化するとその層間耐圧が劣化する。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、溝内
部の多結晶シリコン膜の表面を容易に平坦化でき、しか
も、層間耐圧が良好な半導体装置の製造方法を提供しよ
うとするものである。
部の多結晶シリコン膜の表面を容易に平坦化でき、しか
も、層間耐圧が良好な半導体装置の製造方法を提供しよ
うとするものである。
［発明の構成］
（問題点を解決するための手段と作用）すなわちこの発
明に係る半導体装置の製造方法にあっては、まず半導体
基板を選択的にエツチングしてこの半導体基板上に溝を
形成し、この溝に沿って半導体基板上に導電層を形成し
、上記導電層の表面に第１の絶縁膜を形成する。次に上
記第１の絶縁膜上に第１の導電材料を堆積し、この第１
の導電材料の表面に第２の絶縁膜を形成し、溝を埋込む
ようにして上記第２の絶縁膜上に第２の導電材料を堆積
する。そして上記第２の絶縁膜が露出するように、上記
第２の導電材料の溝内部に堆積されている部分を除いて
上記第２の導電材料を反応性イオンエツチングによりエ
ツチング除去し、上記第２の絶縁膜の溝内部に形成され
ている部分を除いて上記第２の絶縁膜をエツチング除去
し、上記第１および第２の導電材料上に第３の導電材料
を堆積する。そして、上記第３の導電材料上に第３の絶
縁膜を形成して半導体装置のキャパシタ部を製造する。
明に係る半導体装置の製造方法にあっては、まず半導体
基板を選択的にエツチングしてこの半導体基板上に溝を
形成し、この溝に沿って半導体基板上に導電層を形成し
、上記導電層の表面に第１の絶縁膜を形成する。次に上
記第１の絶縁膜上に第１の導電材料を堆積し、この第１
の導電材料の表面に第２の絶縁膜を形成し、溝を埋込む
ようにして上記第２の絶縁膜上に第２の導電材料を堆積
する。そして上記第２の絶縁膜が露出するように、上記
第２の導電材料の溝内部に堆積されている部分を除いて
上記第２の導電材料を反応性イオンエツチングによりエ
ツチング除去し、上記第２の絶縁膜の溝内部に形成され
ている部分を除いて上記第２の絶縁膜をエツチング除去
し、上記第１および第２の導電材料上に第３の導電材料
を堆積する。そして、上記第３の導電材料上に第３の絶
縁膜を形成して半導体装置のキャパシタ部を製造する。
上記のような製造方法にあっては、第２の絶縁膜を部分
的にエツチング除去した侵に第３の導電材料を上記第１
および第２の導電導電材料上に堆積させて、キャパシタ
電極を簡単に平坦化することでき、ざらに第３の導電材
料上に第３の絶縁膜を形成することにより、その層間耐
圧が向上する。
的にエツチング除去した侵に第３の導電材料を上記第１
および第２の導電導電材料上に堆積させて、キャパシタ
電極を簡単に平坦化することでき、ざらに第３の導電材
料上に第３の絶縁膜を形成することにより、その層間耐
圧が向上する。
（実施例）
以下図面を参照してこの発明の一実施例を説明する。第
１因はこの発明に係る半導体装置の製造方法を示すため
の図であって、まず第１図（Ａ）に示すように、Ｐ型シ
リコン基板３１の表面に素子分離用のフィールド酸化膜
３２を形成する。次に基板３１の表面にホトレジストパ
ターンを形成し、このホトレジストパターンをマスクと
して、例えばヒ素をイオン注入し、基板３１にＮ−型拡
散層３３を形成する。次にホトレジストパターンを除去
して、例えば膜厚１５ｏＯオングストロームのシリコン
窒化膜から成る第１のマスク材３４を堆積し、この第１
のマスク材３４上に例えば膜厚６０００オングストロー
ムのＣＶＤ酸化膜から成る第２のマスク材３５を堆積す
る。そして、Ｎ°型型数散層３３対応する幅約１．２ミ
クロンの部分を選択的にエツチングして開孔部を形成し
、次にＲＩＥにより基板３１を例えば３ミクロンの深さ
まで選択的にエツジング除去して溝３６を形成する。
１因はこの発明に係る半導体装置の製造方法を示すため
の図であって、まず第１図（Ａ）に示すように、Ｐ型シ
リコン基板３１の表面に素子分離用のフィールド酸化膜
３２を形成する。次に基板３１の表面にホトレジストパ
ターンを形成し、このホトレジストパターンをマスクと
して、例えばヒ素をイオン注入し、基板３１にＮ−型拡
散層３３を形成する。次にホトレジストパターンを除去
して、例えば膜厚１５ｏＯオングストロームのシリコン
窒化膜から成る第１のマスク材３４を堆積し、この第１
のマスク材３４上に例えば膜厚６０００オングストロー
ムのＣＶＤ酸化膜から成る第２のマスク材３５を堆積す
る。そして、Ｎ°型型数散層３３対応する幅約１．２ミ
クロンの部分を選択的にエツチングして開孔部を形成し
、次にＲＩＥにより基板３１を例えば３ミクロンの深さ
まで選択的にエツジング除去して溝３６を形成する。
次に、第１図（Ｂ）で示すようにＮ−型の不純物の拡散
源として例えばヒ素−ケイ酸ガラス（ＡＳＳＧ）躾を溝
２６内周面に堆積させ、熱酸化を行なうことにより溝３
６に沿う基板３１表面部にＮ−型拡散層３３を形成する
。次に、Ａｓ５Ｇ！！および第２のマスク材３５をエツ
チング除去した後、熱酸化を行なって溝３６９内側の表
面に熱酸化膜を形成し、この熱酸化膜をマスクとして等
方性イオンエツチングを行なうことにより第１のマスク
材３４をエツチング除去し、そしてこの熱酸化膜をエツ
チング除去する。
源として例えばヒ素−ケイ酸ガラス（ＡＳＳＧ）躾を溝
２６内周面に堆積させ、熱酸化を行なうことにより溝３
６に沿う基板３１表面部にＮ−型拡散層３３を形成する
。次に、Ａｓ５Ｇ！！および第２のマスク材３５をエツ
チング除去した後、熱酸化を行なって溝３６９内側の表
面に熱酸化膜を形成し、この熱酸化膜をマスクとして等
方性イオンエツチングを行なうことにより第１のマスク
材３４をエツチング除去し、そしてこの熱酸化膜をエツ
チング除去する。
次に再び熱酸化を行なって、第１図（Ｃ）に示されてい
るように、溝３Ｂの内側および基板３１の表面にキャパ
シタ酸化膜３７を形成する。そしてこのキャパシタ酸化
膜３７の全面に例えば膜厚が４０００オングストローム
の多結晶シリコン膜３８を堆積し、それに不純物をドー
プする。そしてこの多結晶シリコン膜３８を例えば熱酸
化することにより、ストッパー用酸化［９３９を形成す
る。
るように、溝３Ｂの内側および基板３１の表面にキャパ
シタ酸化膜３７を形成する。そしてこのキャパシタ酸化
膜３７の全面に例えば膜厚が４０００オングストローム
の多結晶シリコン膜３８を堆積し、それに不純物をドー
プする。そしてこの多結晶シリコン膜３８を例えば熱酸
化することにより、ストッパー用酸化［９３９を形成す
る。
次に第１図（Ｄ）のように、ストッパー用酸化３１３９
の全面に、特に溝３６の内部に埋込むようにして多結晶
シリコン［Ｉ４０を堆積して、これに不純物をドープす
る。そして、反応性イオンエツチングを行なうことによ
り、′１４３６内部を除く基板３１上の多結晶シリコン
＠４０をエツチング除去して、溝３６内部を除く基板３
１上のストッパー用酸化膜３９が露出するようにする。
の全面に、特に溝３６の内部に埋込むようにして多結晶
シリコン［Ｉ４０を堆積して、これに不純物をドープす
る。そして、反応性イオンエツチングを行なうことによ
り、′１４３６内部を除く基板３１上の多結晶シリコン
＠４０をエツチング除去して、溝３６内部を除く基板３
１上のストッパー用酸化膜３９が露出するようにする。
次に溝３６内部を除く基板３１上のストッパー用酸化膜
３９をエツチング除去し、多結晶シリコン１Ｉ３８およ
び４０の上に膜厚が例えば約１０００オングストローム
の多結晶シリコン膜４１を堆積し、これに不純物をトー
チする。このように多結晶シリコン膜を２層堆積するこ
とにより、溝３６内の多結晶シリコン膜４０の表面は平
坦となる。
３９をエツチング除去し、多結晶シリコン１Ｉ３８およ
び４０の上に膜厚が例えば約１０００オングストローム
の多結晶シリコン膜４１を堆積し、これに不純物をトー
チする。このように多結晶シリコン膜を２層堆積するこ
とにより、溝３６内の多結晶シリコン膜４０の表面は平
坦となる。
そして、第１図（Ｅ）に示すように、多結晶シリコン膜
３８および４１をバターニングし、多結晶シリコン族３
８．４１およびキャパシタ絶縁ｖＡ３７を選択１的にエ
ツチング除去して、キャパシタ電極を形成する。そして
、多結晶シリコンｌｌ１４１を例えば熱酸化し、層間絶
縁膜４２を形成すねことにより、溝状キャパシタを有す
る半導体装置が製造されるようになる。
３８および４１をバターニングし、多結晶シリコン族３
８．４１およびキャパシタ絶縁ｖＡ３７を選択１的にエ
ツチング除去して、キャパシタ電極を形成する。そして
、多結晶シリコンｌｌ１４１を例えば熱酸化し、層間絶
縁膜４２を形成すねことにより、溝状キャパシタを有す
る半導体装置が製造されるようになる。
尚、この実施例では導電材料として多結晶シリコンを使
用したが、金属シリサイドを使用することも可能である
。
用したが、金属シリサイドを使用することも可能である
。
［発明の効果］
以上のようにこの発明によれば、多結晶シリコン膜を２
層堆積させることにより、キャパシタ電極の表面を平坦
にすることができ、またダメージが与えられた多結晶シ
リコン膜上に眉間絶縁膜を直接形成せず、その上部に堆
積された多結晶シリコン膜上に形成しているので、その
層間耐圧が向上する。
層堆積させることにより、キャパシタ電極の表面を平坦
にすることができ、またダメージが与えられた多結晶シ
リコン膜上に眉間絶縁膜を直接形成せず、その上部に堆
積された多結晶シリコン膜上に形成しているので、その
層間耐圧が向上する。
第１図（Ａ）乃至（Ｅ）はこの発明の一実施例に係る溝
状キャパシタを有する半導体装置の製造行程を説明する
断面図、第２図（Ａ）乃至（Ｃ）は従来の溝状キャパシ
タを有する半導体装置の製造行程を説明する断面図であ
る。 ３１・・・Ｐ型シリコン基板、３２・・・フィールド駿
化膜、３３・・・Ｎ−型拡散層、３４・・・第１のマス
、り材、３５・・・第２のマスク材、３６・・・溝、３
７・・・キャパシタ酸化膜、３８、４０．４１・・・多
結晶シリコン躾、３９・・・ストッパー用酸化膜、４２
・・・眉間絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦ＣＤ） 第１図
状キャパシタを有する半導体装置の製造行程を説明する
断面図、第２図（Ａ）乃至（Ｃ）は従来の溝状キャパシ
タを有する半導体装置の製造行程を説明する断面図であ
る。 ３１・・・Ｐ型シリコン基板、３２・・・フィールド駿
化膜、３３・・・Ｎ−型拡散層、３４・・・第１のマス
、り材、３５・・・第２のマスク材、３６・・・溝、３
７・・・キャパシタ酸化膜、３８、４０．４１・・・多
結晶シリコン躾、３９・・・ストッパー用酸化膜、４２
・・・眉間絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦ＣＤ） 第１図
Claims (3)
- （１）半導体基板を選択的にエッチングしてこの半導体
基板表面部に溝を形成する工程と、 上記溝の内表面に不純物を拡散して導電層 を形成する工程と、 上記半導体基板の表面および上記導電層の 表面に上記溝の内表面に対応する部分を含んで第１の絶
縁膜を形成する工程と、 上記第１の絶縁膜上に上記溝内部を含んで 第１の導電材料を堆積する工程と、 上記第１の導電材料の表面に上記溝内部を 含んで第２の絶縁膜を形成する工程と、 上記第２の絶縁膜で被覆された上記溝の内 部に埋込むようにして上記第２の絶縁膜上に第２の導電
材料を堆積する工程と、 上記溝の範囲を除く上記半導体基板表面の 上記第２の導電材料をエッチング除去し、上記第２の絶
縁膜を露出する工程と、 上記溝の範囲を除く上記半導体基板表面の 上記第２の絶縁膜をエッチング除去し、上記第１の導電
材料を露出する工程と、 上記第１および第２の導電材料上に第３の 導電材料を堆積する工程と、 上記第３の導電材料上に第３の絶縁膜を形 成する工程とを具備することを特徴とする半導体装置の
製造方法。 - （２）上記第３の絶縁膜は、上記第３の導電材料を熱酸
化して形成するようにした特許請求の範囲第１項記載の
半導体装置の製造方法。 - （３）上記第１および第２の導電材料は多結晶シリコン
または金属シリサイドである特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148605A JPS634664A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148605A JPS634664A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634664A true JPS634664A (ja) | 1988-01-09 |
| JPH0530307B2 JPH0530307B2 (ja) | 1993-05-07 |
Family
ID=15456508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148605A Granted JPS634664A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648642A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1986
- 1986-06-25 JP JP61148605A patent/JPS634664A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648642A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530307B2 (ja) | 1993-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8237221B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP3180599B2 (ja) | 半導体装置およびその製造方法 | |
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPH0465548B2 (ja) | ||
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JPS5818784B2 (ja) | ハンドウタイソシ ノ デンキヨクハイセンコウゾウ | |
| TW200845390A (en) | Semiconductor structure including stepped source/drain region | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| CN119403135B (zh) | 半导体器件及其制作方法 | |
| JP2830215B2 (ja) | 電荷転送装置の製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP2538077B2 (ja) | 半導体装置の製造方法 | |
| JP3608999B2 (ja) | 半導体装置の製造方法 | |
| JPH0530307B2 (ja) | ||
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2794571B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH081927B2 (ja) | 半導体装置の基板構造の製造方法 | |
| JP2987850B2 (ja) | 半導体集積回路 | |
| JPS59124143A (ja) | 半導体集積回路の製造方法 | |
| JPH0380544A (ja) | 半導体装置 | |
| JPS62141768A (ja) | 半導体装置およびその製造方法 | |
| JPH02256242A (ja) | 半導体装置およびその製造方法 | |
| JPS63260164A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH06151709A (ja) | コンデンサ | |
| JPS62172757A (ja) | バイポ−ラトランジスタ |