JPS634728B2 - - Google Patents
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- JPS634728B2 JPS634728B2 JP6837081A JP6837081A JPS634728B2 JP S634728 B2 JPS634728 B2 JP S634728B2 JP 6837081 A JP6837081 A JP 6837081A JP 6837081 A JP6837081 A JP 6837081A JP S634728 B2 JPS634728 B2 JP S634728B2
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- Japan
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- capacitor
- signal
- terminal
- switch
- voltage
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- 239000003990 capacitor Substances 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Attenuators (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチド・キヤパシタを用いた信
号分圧回路に関するものである。
号分圧回路に関するものである。
抵抗を直列接続して、その接続点より分岐して
信号を取り出す信号分圧回路に用いることが多
い。第１図はその信号分圧回路である。抵抗１，
２の抵抗値をR1，R2とすれば、端子３に入力す
る信号の端子４の出力の分圧比はR2／R1＋R2と
なる。ここで、負荷抵抗１１は、端子４より回路
側をみたインピーダンスに対して充分大きな値が
選ばれる。これらの回路をICに内蔵することを
考えた場合、端子３に印加される信号源インピー
ダンスが大であること、直結駆動による直流電流
ロスを少なくする等の理由で大抵抗値による分圧
を必要とする場合がある。この場合、高抵抗値を
内蔵ししかも精度よく分圧しなければならない。
しかし高抵抗はICチツプ上に占める面積が大き
くなるばかりでなく、その分圧精度に上げるため
には同様にチツプの占有面積が増加し、実現性に
乏しい。このため、これまで100KΩを超えた抵
抗の分圧回路をIC内に内蔵する例は少なかつた。
そこでスイツチと容量で等価的に得られる抵抗
（以下スイツチド・キヤパシタを略す）の導入を
考えた。第２図は、スイツチド・キヤパシタの原
理図である。
信号を取り出す信号分圧回路に用いることが多
い。第１図はその信号分圧回路である。抵抗１，
２の抵抗値をR1，R2とすれば、端子３に入力す
る信号の端子４の出力の分圧比はR2／R1＋R2と
なる。ここで、負荷抵抗１１は、端子４より回路
側をみたインピーダンスに対して充分大きな値が
選ばれる。これらの回路をICに内蔵することを
考えた場合、端子３に印加される信号源インピー
ダンスが大であること、直結駆動による直流電流
ロスを少なくする等の理由で大抵抗値による分圧
を必要とする場合がある。この場合、高抵抗値を
内蔵ししかも精度よく分圧しなければならない。
しかし高抵抗はICチツプ上に占める面積が大き
くなるばかりでなく、その分圧精度に上げるため
には同様にチツプの占有面積が増加し、実現性に
乏しい。このため、これまで100KΩを超えた抵
抗の分圧回路をIC内に内蔵する例は少なかつた。
そこでスイツチと容量で等価的に得られる抵抗
（以下スイツチド・キヤパシタを略す）の導入を
考えた。第２図は、スイツチド・キヤパシタの原
理図である。
第２図において、スイツチ７の開閉はクロツク
信号９で制御される。まずスイツチ７の接点１８
により容量８には端子５の電圧が瞬時充電され
る。
信号９で制御される。まずスイツチ７の接点１８
により容量８には端子５の電圧が瞬時充電され
る。
次に容量８の電荷は、スイツチ７の接点１９に
より端子６側に接続され放電される。
より端子６側に接続され放電される。
ここで、端子５，６の電圧をV1，V2、クロツ
ク周期Ｔ、周波数、容量値ｃとすれば、スイツ
チ７の接点１８が、端子５に接続された時の容量
８の電荷はCV1，スイツチ７の接点１９が端子６
に接続された時の容量８の電荷はCV2となるの
で、単位時間当りの電荷の移動量、すなわち電流
Ｉは Ｉ＝Ｃ／Ｔ（V1−V2） と表わされるので、端子５，６間には、等価的に Req＝V1−V2／Ｉ＝Ｉ／C＝Ｔ／Ｃ ……(1) で表わされる抵抗が挿入されたことになる。ここ
で単価抵抗Reqはクロツク周波数と容積Ｃの積
の逆数となるので、容量が小さい程高抵抗を実現
でき、IC化の場合、小さなチツプ占有面積とな
る。たとえばクロツク周波数100KHz，容量1PF
とすると10MΩとなる。
ク周期Ｔ、周波数、容量値ｃとすれば、スイツ
チ７の接点１８が、端子５に接続された時の容量
８の電荷はCV1，スイツチ７の接点１９が端子６
に接続された時の容量８の電荷はCV2となるの
で、単位時間当りの電荷の移動量、すなわち電流
Ｉは Ｉ＝Ｃ／Ｔ（V1−V2） と表わされるので、端子５，６間には、等価的に Req＝V1−V2／Ｉ＝Ｉ／C＝Ｔ／Ｃ ……(1) で表わされる抵抗が挿入されたことになる。ここ
で単価抵抗Reqはクロツク周波数と容積Ｃの積
の逆数となるので、容量が小さい程高抵抗を実現
でき、IC化の場合、小さなチツプ占有面積とな
る。たとえばクロツク周波数100KHz，容量1PF
とすると10MΩとなる。
以上のように、小さな容量とスイツチで構成さ
れるスイツチド・キヤパシタは、クロツク周波数
さえ適当に選べば、小さな容量で高抵抗が得られ
るので、このスイツチド・キヤパシタを組み合せ
れば、原理的に抵抗分割回路を構成することがで
きる。しかも、分割比は容量比で定めることがで
き、高抵抗と違い、精度よく実現できる。すなわ
ち10対１の分割を1PF対10PFとし、クロツク周
波数を100KHzとすれば10MΩ対1MΩの分割が可
能であり、この程度の容量比は±10％にすること
は容易である。しかしながら、これまでのスイツ
チド・キヤパシタの適用例は、演算増幅器と組み
合せて実現する各種時定数のフイルタ回路にのみ
あり、スイツチド・キヤパシタを用いた抵抗分割
法、直列抵抗の接続法は明らかにされていない。
すなわち、単にスイツチド・キヤパシタを組み合
せただけでは、所望の分割所望直列抵抗値は得ら
れない。
れるスイツチド・キヤパシタは、クロツク周波数
さえ適当に選べば、小さな容量で高抵抗が得られ
るので、このスイツチド・キヤパシタを組み合せ
れば、原理的に抵抗分割回路を構成することがで
きる。しかも、分割比は容量比で定めることがで
き、高抵抗と違い、精度よく実現できる。すなわ
ち10対１の分割を1PF対10PFとし、クロツク周
波数を100KHzとすれば10MΩ対1MΩの分割が可
能であり、この程度の容量比は±10％にすること
は容易である。しかしながら、これまでのスイツ
チド・キヤパシタの適用例は、演算増幅器と組み
合せて実現する各種時定数のフイルタ回路にのみ
あり、スイツチド・キヤパシタを用いた抵抗分割
法、直列抵抗の接続法は明らかにされていない。
すなわち、単にスイツチド・キヤパシタを組み合
せただけでは、所望の分割所望直列抵抗値は得ら
れない。
例えば、第３図で示すごとく、スイツチド・キ
ヤパシタを構成するスイツチが互いに同相で動作
させたとする。ここで、第１図，第２図と同一機
能を有するものは同一符号を付した。この場合、
各容量の電荷まで零であつたとする。
ヤパシタを構成するスイツチが互いに同相で動作
させたとする。ここで、第１図，第２図と同一機
能を有するものは同一符号を付した。この場合、
各容量の電荷まで零であつたとする。
クロツク信号９によつてスイツチ７の接点１８
により容量８の一端が端子５側に倒れていたとす
れば容量１５の一端もスイツチ１４の接点２０に
より端子１２側に接続されている。
により容量８の一端が端子５側に倒れていたとす
れば容量１５の一端もスイツチ１４の接点２０に
より端子１２側に接続されている。
このとき、容量８には端子５の電圧V1が充電
するが、容量１５は、端子１２，４、負荷１１を
介して接地されているので何も充電されない。次
のクロツクの半周期ではスイツチ７の接点１９
は、端子６側に、スイツチ１４の接続は接点２１
により端子１３側に倒れるが、スイツチ１４の端
子１３は接地されておりスイツチ７とスイツチ１
４の接点の開閉は、クロツク９により同相に動作
するため、容量８と容量１５間の電荷の授受はな
い。このため、容量８はクロツク周期の半周期
で、端子５の電圧を充電し次の半周期で容量８の
容量値と負荷抵抗１１の抵抗値で放電する。この
動作が、クロツク周期で繰り返されるだけであ
る。したがつて、スイツチ１４と容量１５で構成
するスイツチド・キヤパシタは個別には抵抗とし
て動作するが、スイツチ７と容量８とで構成する
スイツチド・キヤパシタと組み合せても、抵抗直
列回路、信号分圧回路として動作しない。
するが、容量１５は、端子１２，４、負荷１１を
介して接地されているので何も充電されない。次
のクロツクの半周期ではスイツチ７の接点１９
は、端子６側に、スイツチ１４の接続は接点２１
により端子１３側に倒れるが、スイツチ１４の端
子１３は接地されておりスイツチ７とスイツチ１
４の接点の開閉は、クロツク９により同相に動作
するため、容量８と容量１５間の電荷の授受はな
い。このため、容量８はクロツク周期の半周期
で、端子５の電圧を充電し次の半周期で容量８の
容量値と負荷抵抗１１の抵抗値で放電する。この
動作が、クロツク周期で繰り返されるだけであ
る。したがつて、スイツチ１４と容量１５で構成
するスイツチド・キヤパシタは個別には抵抗とし
て動作するが、スイツチ７と容量８とで構成する
スイツチド・キヤパシタと組み合せても、抵抗直
列回路、信号分圧回路として動作しない。
本発明は、従来内蔵が経済的に不可能とされて
いた高抵抗をICの内部に内蔵し、しかも精度よ
く信号を分圧する信号分圧回路を提供するにあ
る。
いた高抵抗をICの内部に内蔵し、しかも精度よ
く信号を分圧する信号分圧回路を提供するにあ
る。
本発明は、スイツチ容量で構成される等価的な
抵抗を複数個IC内に内蔵させ、この等価な組み
合せの方法を明らかにし、IC内で高抵抗の信号
分圧回路を精度よく実現させるものである。
抵抗を複数個IC内に内蔵させ、この等価な組み
合せの方法を明らかにし、IC内で高抵抗の信号
分圧回路を精度よく実現させるものである。
第４図は、本発明の具体的な実施例で、第１〜
第３図と同一機能のものは同一符号と付した。こ
こでスイツチ７と１４の開閉を互いに逆相で動作
させるより、いずれかのスイツチにインバータ１
６を介してクロツク信号を印加すれば、スイツチ
の接続関係は図示のごとくなる。１７は、端子４
とアース間に接続したホールド容量である。ここ
で容量８，１５，１７の容量値をC1，C2，C3、
端子５の電圧をV1、端子４の電圧V2、クロツク
周期Ｔとすれば、クロツク信号の時間nTでスイ
ツチ７，１４の接点１８〜２１の動作関係が図示
のごとくなつていたとすれば、容量８には、
C1V1（nT）の電荷が著えられる。いつぽう、容
量１７には半周期前の端子４の電圧V2（ｎ−１／２） ＴによりC3V2（ｎ−１／２）Ｔの電荷量がたくわえ られた状態にある。次の半周期すなわち時間（ｎ
＋１／２）Ｔでスイツチが反対の接点に（破線で示 す）接続されたとすれば電荷が保存されるので次
式が成り立つ。
第３図と同一機能のものは同一符号と付した。こ
こでスイツチ７と１４の開閉を互いに逆相で動作
させるより、いずれかのスイツチにインバータ１
６を介してクロツク信号を印加すれば、スイツチ
の接続関係は図示のごとくなる。１７は、端子４
とアース間に接続したホールド容量である。ここ
で容量８，１５，１７の容量値をC1，C2，C3、
端子５の電圧をV1、端子４の電圧V2、クロツク
周期Ｔとすれば、クロツク信号の時間nTでスイ
ツチ７，１４の接点１８〜２１の動作関係が図示
のごとくなつていたとすれば、容量８には、
C1V1（nT）の電荷が著えられる。いつぽう、容
量１７には半周期前の端子４の電圧V2（ｎ−１／２） ＴによりC3V2（ｎ−１／２）Ｔの電荷量がたくわえ られた状態にある。次の半周期すなわち時間（ｎ
＋１／２）Ｔでスイツチが反対の接点に（破線で示 す）接続されたとすれば電荷が保存されるので次
式が成り立つ。
C1V1（nT）＋C3V2｛（ｎ−１／２）Ｔ｝
＝（C1＋C2＋C3）V2｛（ｎ＋１／２）Ｔ｝ ……(2)
ここで、V1（nT），V2｛（ｎ−１／２）Ｔ｝，V2｛（
ｎ ＋１／２）Ｔ｝はそれぞれの電圧を時間の関数とし てらえ、nT，（ｎ−１／２）Ｔ，（ｎ＋１／２）Ｔのサ ンプリングされた瞬時電圧を示す。すなわち、時
間ｔの関数V1（ｔ），V2（ｔ）は、上記スイツチ
７，１４により、同期Ｔのインパルスでサンプリ
ングされたことになる。一般にＶ（ｔ）の周期Ｔ
でサンプリングされた関数V*（ｔ）は周知のよう
に V*（ｔ）＝∞ 〓n=0 Ｖ（nT）δ（ｔ−nT）……(3) と表わされる。これをラプラス変換すると V*（Ｓ）＝∞ 〓n=0 Ｖ（nT）ε-nsT となる。これを単位遅延ユニツトｚ＝estを用い
て表わした関数Ｖ（ｚ）は、 Ｖ（ｚ）＝∞ 〓n=0 Ｖ（nT）z-n……(4) となりｚ変換されたことになる。
ｎ ＋１／２）Ｔ｝はそれぞれの電圧を時間の関数とし てらえ、nT，（ｎ−１／２）Ｔ，（ｎ＋１／２）Ｔのサ ンプリングされた瞬時電圧を示す。すなわち、時
間ｔの関数V1（ｔ），V2（ｔ）は、上記スイツチ
７，１４により、同期Ｔのインパルスでサンプリ
ングされたことになる。一般にＶ（ｔ）の周期Ｔ
でサンプリングされた関数V*（ｔ）は周知のよう
に V*（ｔ）＝∞ 〓n=0 Ｖ（nT）δ（ｔ−nT）……(3) と表わされる。これをラプラス変換すると V*（Ｓ）＝∞ 〓n=0 Ｖ（nT）ε-nsT となる。これを単位遅延ユニツトｚ＝estを用い
て表わした関数Ｖ（ｚ）は、 Ｖ（ｚ）＝∞ 〓n=0 Ｖ（nT）z-n……(4) となりｚ変換されたことになる。
したがつて、(2)式をｚ変換すると、
C1V1＋C3V2z-1/2
＝（C1＋C2＋C3）V2z1/2 ……(5)
となる。両辺にz-1/2を乗算し、V2を求めると
V2＝C1V1z-1/2／（C1＋C2＋C3）−C3z-1 ……(6)
となる。V2の振幅特性を求めると
｜V2｜＝｜C1V1e-1/2ST｜／｜（C1＋C2＋C3）−C3e
-sT｜C1V1／（C1＋C2＋C3）−C3（１−ST） ＝C1V1／（C1＋C2）＋C3ST＝Ｔ／C2・V1／
Ｔ／C2＋Ｔ／C1＋SC3Ｔ／C1・Ｔ／C2……(7) となる。
-sT｜C1V1／（C1＋C2＋C3）−C3（１−ST） ＝C1V1／（C1＋C2）＋C3ST＝Ｔ／C2・V1／
Ｔ／C2＋Ｔ／C1＋SC3Ｔ／C1・Ｔ／C2……(7) となる。
したがつて、Ｔ／C1＝R1 Ｔ／C2＝R2とおけば
V2＝R2V1／R1＋R2＋SC3R1R2 ……(8)
と表わされ、等価的に第５図の如く表わされ、低
周波的には容量１７は無視され、第１図で示すよ
うなR1とR2で抵抗分割したことになる。
周波的には容量１７は無視され、第１図で示すよ
うなR1とR2で抵抗分割したことになる。
ここで、容量１７はスイツチ７，１４がそれぞ
れ接点１８，２１に接続されたとき、前の電圧を
ホールドすればよく、原理的にはその電圧が容量
１７の値と負荷抵抗１１の値で定まる時定数が、
クロツク周期に対して充分大きい範囲であればい
くらでも小さくできる。したがつて通常扱い周波
数に対してC3の値を充分小さくしておけば、第
１図と全く等価になる。
れ接点１８，２１に接続されたとき、前の電圧を
ホールドすればよく、原理的にはその電圧が容量
１７の値と負荷抵抗１１の値で定まる時定数が、
クロツク周期に対して充分大きい範囲であればい
くらでも小さくできる。したがつて通常扱い周波
数に対してC3の値を充分小さくしておけば、第
１図と全く等価になる。
ここでクロツク周波数100KHz，C1＝5P，C2＝
10Pとすれば、R1＝2MΩ，R2＝1MΩの高抵抗が
実現する。ここで5P，10P程度の容量のICチツプ
上に占める面積は通常手段でつくるIC抵抗に対
して極めて小さいものである。
10Pとすれば、R1＝2MΩ，R2＝1MΩの高抵抗が
実現する。ここで5P，10P程度の容量のICチツプ
上に占める面積は通常手段でつくるIC抵抗に対
して極めて小さいものである。
また分圧比は(7)式より
C1／C1＋C2＝１／１＋C2／C1
で表わされるので容量８，１５の容量比で定める
ことができる。通常10〜20PF程度の容量と１〜
20PF程度の容量との間の容量比は１〜５％にす
ることは、比較的容量に実現できるので、分圧比
も極めてよくなる。
ことができる。通常10〜20PF程度の容量と１〜
20PF程度の容量との間の容量比は１〜５％にす
ることは、比較的容量に実現できるので、分圧比
も極めてよくなる。
以上のように、本発明によれば、IC内で極め
て高抵抗高精度分圧回路が実現できる。
て高抵抗高精度分圧回路が実現できる。
第１図は、従来の信号分圧回路の回路図、第２
図はスイツチド・キヤパシタの原理図、第３図は
スイツチド・キヤパシタを用いても信号分圧回路
とならない例を示す回路図、第４図は本発明の信
号分圧回路の実施例を示す回路図、第５図は本発
明の等価回路図である。 １，２：抵抗、７，１４：スイツチ、８，１
５：容量、１１：負荷抵抗、９：クロツク信号。
図はスイツチド・キヤパシタの原理図、第３図は
スイツチド・キヤパシタを用いても信号分圧回路
とならない例を示す回路図、第４図は本発明の信
号分圧回路の実施例を示す回路図、第５図は本発
明の等価回路図である。 １，２：抵抗、７，１４：スイツチ、８，１
５：容量、１１：負荷抵抗、９：クロツク信号。
Claims (1)
- １ それぞれが入力端子と出力端子及び前記入力
端子と出力端子とに選択的に接続される容量とを
有し信号入力端子と基準電位点との間に直列に接
続された第１及び第２のスイツチドキヤパシタ
と；前記第１及び第２のスイツチドキヤパシタを
それぞれ互に逆位相で駆動するクロツク信号発生
手段と；前記第１のスイツチドキヤパシタと前記
第２のスイツチドキヤパシタの接続点と前記基準
電位点との間に接続されたホールド容量と；から
なり前記信号入力端子と前記基準電位点との間に
入力信号を供給し、前記第１及び第２のスイツチ
ドキヤパシタの前記接続点と前記基準電位点との
間から出力信号を得る信号分圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837081A JPS57184319A (en) | 1981-05-08 | 1981-05-08 | Signal voltage dividing circuit |
| DE8282103894T DE3277105D1 (en) | 1981-05-08 | 1982-05-05 | Signal voltage dividing circuit |
| EP82103894A EP0065219B1 (en) | 1981-05-08 | 1982-05-05 | Signal voltage dividing circuit |
| US06/375,585 US4460953A (en) | 1981-05-08 | 1982-05-06 | Signal voltage dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6837081A JPS57184319A (en) | 1981-05-08 | 1981-05-08 | Signal voltage dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184319A JPS57184319A (en) | 1982-11-13 |
| JPS634728B2 true JPS634728B2 (ja) | 1988-01-30 |
Family
ID=13371803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6837081A Granted JPS57184319A (en) | 1981-05-08 | 1981-05-08 | Signal voltage dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57184319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02147377U (ja) * | 1989-05-18 | 1990-12-14 |
-
1981
- 1981-05-08 JP JP6837081A patent/JPS57184319A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02147377U (ja) * | 1989-05-18 | 1990-12-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184319A (en) | 1982-11-13 |
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