JPS6348917A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
- Publication number
- JPS6348917A JPS6348917A JP19205486A JP19205486A JPS6348917A JP S6348917 A JPS6348917 A JP S6348917A JP 19205486 A JP19205486 A JP 19205486A JP 19205486 A JP19205486 A JP 19205486A JP S6348917 A JPS6348917 A JP S6348917A
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- JP
- Japan
- Prior art keywords
- trs
- terminal
- output
- circuit
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速、高精度が要求されるとことに用いら
れるデジタル・アナログ変換器に関するものである。
れるデジタル・アナログ変換器に関するものである。
従来、高速用に作られたデジタル・アナログ変換器は複
数のデジタル入力信号間の時間のズレによってグリフチ
を生ずるので、エミッタを共通にしたペアトランジスタ
より成るドライバと、同様にエミッタを共通にしたペア
トランジスタから成るスイッチとを共通なりロック信号
によって動作させるように構成したランチ回路をデジタ
ル入力段に付加し、グリッチの発生を防止していた。
数のデジタル入力信号間の時間のズレによってグリフチ
を生ずるので、エミッタを共通にしたペアトランジスタ
より成るドライバと、同様にエミッタを共通にしたペア
トランジスタから成るスイッチとを共通なりロック信号
によって動作させるように構成したランチ回路をデジタ
ル入力段に付加し、グリッチの発生を防止していた。
しかしながらこのような従来の装置は、クロックの立上
がりあるいは、立下がりの変化がトランジスタの寄生容
量等の寄生効果によって、出力にスパイク性雑音として
現れてしまうという問題を有していた。
がりあるいは、立下がりの変化がトランジスタの寄生容
量等の寄生効果によって、出力にスパイク性雑音として
現れてしまうという問題を有していた。
このスパイク性の雑音はランチ回路に接続される回路に
よって減衰するものの、出力側に伝播され、出力雑音の
一因になる。第５図はこの性能をシュミレーションする
シュミレーション回路であり、第６図はその回路の入力
から出力への周波数特性である。ラッチ回路で生ずるス
パイク性雑音は振幅ｏ、１ｖｐｐ程度であるから、例え
ばこのうち１ＧＩｌｚの成分は約６０ｄＢＫ衰して出力
に伝達されることになる。すなわち、フルスケール１
ｖｌ）ｌ）のデジタル・アナログ変換器を想定し７た場
合、マイナス８０ｄＢの雑音が出力に現れることになる
。これはスイッチ１個に対しての値であり、実際の場合
には上位のスイッチをセグメント方式化するなどして構
成するので、多数のスイッチから構成され、通常の場合
は８〜１６個のスイッチとなる。
よって減衰するものの、出力側に伝播され、出力雑音の
一因になる。第５図はこの性能をシュミレーションする
シュミレーション回路であり、第６図はその回路の入力
から出力への周波数特性である。ラッチ回路で生ずるス
パイク性雑音は振幅ｏ、１ｖｐｐ程度であるから、例え
ばこのうち１ＧＩｌｚの成分は約６０ｄＢＫ衰して出力
に伝達されることになる。すなわち、フルスケール１
ｖｌ）ｌ）のデジタル・アナログ変換器を想定し７た場
合、マイナス８０ｄＢの雑音が出力に現れることになる
。これはスイッチ１個に対しての値であり、実際の場合
には上位のスイッチをセグメント方式化するなどして構
成するので、多数のスイッチから構成され、通常の場合
は８〜１６個のスイッチとなる。
したがって出力に発生する雑音はスイッチの個数分重畳
することになるので、例えば８個の場合はマイナス６０
程度の雑音を発生することになる。
することになるので、例えば８個の場合はマイナス６０
程度の雑音を発生することになる。
すなわちランチ回路で発生するスパイク性雑音によって
、ＩＧ）Ｉ成分を考慮しなくてはならないような同速の
セットリング特性を実現するデジタル・アナログ変換器
ではＳ／Ｎ ６０ｄＢ （１０ビット精度）しか得るこ
とができないという問題がある。
、ＩＧ）Ｉ成分を考慮しなくてはならないような同速の
セットリング特性を実現するデジタル・アナログ変換器
ではＳ／Ｎ ６０ｄＢ （１０ビット精度）しか得るこ
とができないという問題がある。
これは、より高速化しようとすればする程、ラッチ回路
で生じたスパイク性の雑音の出力への伝達利得が大きく
なり、またランチ回路で生じたスパイク性の雑音も大き
くなるのでますます高精度化の妨げになるという問題を
有している。
で生じたスパイク性の雑音の出力への伝達利得が大きく
なり、またランチ回路で生じたスパイク性の雑音も大き
くなるのでますます高精度化の妨げになるという問題を
有している。
このような問題を解決するために、この発明はランチ回
路の内部に電流バイパス回路を設けたものである。
路の内部に電流バイパス回路を設けたものである。
電流バイパス回路に電流を流すことによってラッチ回路
内部のインピーダンスが低下し、出力側への信号の漏れ
込み量が低下する。
内部のインピーダンスが低下し、出力側への信号の漏れ
込み量が低下する。
第１図はこの発明の一実施例を示す回路図である。同図
において１は正の入力端子、２は負の入力端子、３は正
のクロック入力端子、４は負のクロック入力端子、５は
正の出力端子、６は負の出力端子、７は高位の電源端子
、８は低位の電源端子、２０ａ 〜２０ｆはトランジス
タ、２１ａ、２１ｂは抵抗、２２３〜２２ｃは定電流源
である。
において１は正の入力端子、２は負の入力端子、３は正
のクロック入力端子、４は負のクロック入力端子、５は
正の出力端子、６は負の出力端子、７は高位の電源端子
、８は低位の電源端子、２０ａ 〜２０ｆはトランジス
タ、２１ａ、２１ｂは抵抗、２２３〜２２ｃは定電流源
である。
この回路の特徴はクロック入力信号とは無関係にバイア
ス電流を流す定電流源２２ａ、２２ｂを設けたことであ
る。この定電流源がないとき、例えばクロック入力端子
３が「１」レベルで、クロック入力端子４が「０」レベ
ルの場合、トランジスタ２０ｄ〜２０ｆには電流が流れ
ず、オフ状態となり、記号すで示す接続点と接地間のイ
ンピーダンス（抵抗分）が大きくなる。このためクロッ
ク入力端子４に供給されているクロック信号の高周波成
分がトランジスタ２０ｆのベース・コレクタ間容量と、
記号すで示す接続点のインピーダンスにより分圧される
ため、高電位の高周波成分が出力端子に漏れ込み、スパ
イク性雑音を生じる。
ス電流を流す定電流源２２ａ、２２ｂを設けたことであ
る。この定電流源がないとき、例えばクロック入力端子
３が「１」レベルで、クロック入力端子４が「０」レベ
ルの場合、トランジスタ２０ｄ〜２０ｆには電流が流れ
ず、オフ状態となり、記号すで示す接続点と接地間のイ
ンピーダンス（抵抗分）が大きくなる。このためクロッ
ク入力端子４に供給されているクロック信号の高周波成
分がトランジスタ２０ｆのベース・コレクタ間容量と、
記号すで示す接続点のインピーダンスにより分圧される
ため、高電位の高周波成分が出力端子に漏れ込み、スパ
イク性雑音を生じる。
またクロック入力端子３．４の信号位相が逆の場合でも
、記号ａの接続点が高インピーダンスとなり、同様に大
きなスパイク性雑音を生ずる。ところが、定電流源２２
ａ、２２ｂを設けることによって、記号ａおよび記号す
の接続点のインピーダンスが低下するので、従来は分圧
されて生じていた漏れ込み電圧が減少する。
、記号ａの接続点が高インピーダンスとなり、同様に大
きなスパイク性雑音を生ずる。ところが、定電流源２２
ａ、２２ｂを設けることによって、記号ａおよび記号す
の接続点のインピーダンスが低下するので、従来は分圧
されて生じていた漏れ込み電圧が減少する。
第２図は、この発明を適用して構成したｎビット構成の
デジタル・アナログ変換器の一実施例を示す回路図であ
り、上位２ビツトをセグメント方式とし、下位の（ｎ−
２）ビットはラダーによって重み付けをしたものである
。同図において、９はスイッチ、１０は電流源、１１は
スイッチドライバ、１２はラッチ回路、１３はデジタル
入力端子、１４は出力端子、１５はクロック入力端子、
１６はデコーダ、１７はラダーである。 第３図はラン
チ回路の具体例であり、第１図の定電流源２２ａ、２２
ｂをトランジスタ２０ｇ、２０ｈと抵抗２１ｃ、２１ｄ
によって構成したちのでる。
デジタル・アナログ変換器の一実施例を示す回路図であ
り、上位２ビツトをセグメント方式とし、下位の（ｎ−
２）ビットはラダーによって重み付けをしたものである
。同図において、９はスイッチ、１０は電流源、１１は
スイッチドライバ、１２はラッチ回路、１３はデジタル
入力端子、１４は出力端子、１５はクロック入力端子、
１６はデコーダ、１７はラダーである。 第３図はラン
チ回路の具体例であり、第１図の定電流源２２ａ、２２
ｂをトランジスタ２０ｇ、２０ｈと抵抗２１ｃ、２１ｄ
によって構成したちのでる。
第４図（ａ）はその定電流源の電流１ｂ、 Ｉｓをパラ
メータとしたときの正の出力端子５、負の出力端子６の
出力波形を算出したちの第４図（ｂ）はクロック信号を
示す図である。この図において、定電流源の電流１ｂ＝
Ｏが従来の回路における特性であり、Ｉｂ＝０．５ ｍ
Ａとするとスパイク性雑音が従来の回路によって発生す
る値の半分以下になっていることがわかる。したがって
、従来の構成にくらべて約６ｄＢの精度を改善すること
ができる。
メータとしたときの正の出力端子５、負の出力端子６の
出力波形を算出したちの第４図（ｂ）はクロック信号を
示す図である。この図において、定電流源の電流１ｂ＝
Ｏが従来の回路における特性であり、Ｉｂ＝０．５ ｍ
Ａとするとスパイク性雑音が従来の回路によって発生す
る値の半分以下になっていることがわかる。したがって
、従来の構成にくらべて約６ｄＢの精度を改善すること
ができる。
以上説明したようにこの発明は、ラッチ回路に電流バイ
パス回路を付加してインピーダンスを下げたので、スパ
イク性雑音を低減し、このため高精度なデジタル・アナ
ログ変換器を構成することができるという効果を有する
。
パス回路を付加してインピーダンスを下げたので、スパ
イク性雑音を低減し、このため高精度なデジタル・アナ
ログ変換器を構成することができるという効果を有する
。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明を適用して構成したデジタル・アナログ変換器の
一実施例を示す回路図、第３図は第２図におけるラッチ
回路の一実施例を示す回路図、第４図は第３図に示す回
路の特性を示すグラフ、第５図は従来の回路の特性をシ
ミュレーションするための回路を示す回路図、第６図は
そのシミュレーション結果を示すグラフである。 ■・・・・正の入力端子、２・・・・負の入力端子、３
・・・・正のクロック入力端子、４・・・・負のクロッ
ク入力端子、５・・・・正の出力端子、６・・・・負の
出力端子、７・・・・高位の電源端子、８・・・・低位
の電源端子、９・・・・スイッチ、２０ａ〜２０ｆ・・
・・トランジスタ、２１ａ 〜２１ｅ−−−＝抵抗、２
２ａ〜２２Ｃ・・・・定電流源。 特許出願人 日本電信電話株式会社 代 理 人 山川政権（ほか１名） 第３図 第４図 第５図 第６図 ｆ （ＧＨｚ）
の発明を適用して構成したデジタル・アナログ変換器の
一実施例を示す回路図、第３図は第２図におけるラッチ
回路の一実施例を示す回路図、第４図は第３図に示す回
路の特性を示すグラフ、第５図は従来の回路の特性をシ
ミュレーションするための回路を示す回路図、第６図は
そのシミュレーション結果を示すグラフである。 ■・・・・正の入力端子、２・・・・負の入力端子、３
・・・・正のクロック入力端子、４・・・・負のクロッ
ク入力端子、５・・・・正の出力端子、６・・・・負の
出力端子、７・・・・高位の電源端子、８・・・・低位
の電源端子、９・・・・スイッチ、２０ａ〜２０ｆ・・
・・トランジスタ、２１ａ 〜２１ｅ−−−＝抵抗、２
２ａ〜２２Ｃ・・・・定電流源。 特許出願人 日本電信電話株式会社 代 理 人 山川政権（ほか１名） 第３図 第４図 第５図 第６図 ｆ （ＧＨｚ）
Claims (1)
- エミッタを共通にし一方のベースに正の入力信号が供給
され他方のベースに負の入力信号が供給されそれぞれの
入力に対応した出力信号が独立に送出される第１のペア
トランジスタと、エミッタを共通にし第１のペアトラン
ジスタのそれぞれの出力信号がベースに独立に供給され
る第２のペアトランジスタからなるラッチ回路を備えた
デジタル・アナログ変換器において、第１および第２の
ペアトランジスタのエミッタに独立に電流バイパス回路
を付加したことを特徴とするデジタル・アナログ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19205486A JPS6348917A (ja) | 1986-08-19 | 1986-08-19 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19205486A JPS6348917A (ja) | 1986-08-19 | 1986-08-19 | デジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348917A true JPS6348917A (ja) | 1988-03-01 |
Family
ID=16284850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19205486A Pending JPS6348917A (ja) | 1986-08-19 | 1986-08-19 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
-
1986
- 1986-08-19 JP JP19205486A patent/JPS6348917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105727A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｄ／ａ変換器 |
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