JPS6349925B2 - - Google Patents
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- JPS6349925B2 JPS6349925B2 JP55017568A JP1756880A JPS6349925B2 JP S6349925 B2 JPS6349925 B2 JP S6349925B2 JP 55017568 A JP55017568 A JP 55017568A JP 1756880 A JP1756880 A JP 1756880A JP S6349925 B2 JPS6349925 B2 JP S6349925B2
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- Japan
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- power supply
- current
- circuit
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- 230000001105 regulatory effect Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims 3
- 101150060825 SRPP gene Proteins 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、入力信号の有無に関わらず電源電
流を一定化して歪率特性の向上を計るようにし
た、シヤント・レギユレイテツド・プツシユプル
（以下SRPPと略称する）増幅回路に関する。
流を一定化して歪率特性の向上を計るようにし
た、シヤント・レギユレイテツド・プツシユプル
（以下SRPPと略称する）増幅回路に関する。
従来のSRPP増幅回路の一般的構成は、例えば
第１図に示すように、電界効果トランジスタ（以
下FETと略称する）１，２と、FET１のドレイ
ンとFET２のソースとの間に介挿された抵抗３
（値R1）と、FET１のソースと負電源端子４との
間に介挿された抵抗５（値R1）と、FET１の流
れる電流により抵抗３に現われる電圧をFET２
のゲートに印加するコンデンサ６と、正電源端子
７と負電源端子４との間に直列に介挿され、前記
FET１，２にバイアス電圧を与える抵抗８，９
と、FET２のソースと出力端子１０との間に介
挿されたコンデンサ１１とからなるもので、入力
端子１２ａ，１２ｂに入力信号が印加されたとき
に、FET１，２がプツシユプル増幅してその出
力を負荷１３に供給するようにしたものである。
第１図に示すように、電界効果トランジスタ（以
下FETと略称する）１，２と、FET１のドレイ
ンとFET２のソースとの間に介挿された抵抗３
（値R1）と、FET１のソースと負電源端子４との
間に介挿された抵抗５（値R1）と、FET１の流
れる電流により抵抗３に現われる電圧をFET２
のゲートに印加するコンデンサ６と、正電源端子
７と負電源端子４との間に直列に介挿され、前記
FET１，２にバイアス電圧を与える抵抗８，９
と、FET２のソースと出力端子１０との間に介
挿されたコンデンサ１１とからなるもので、入力
端子１２ａ，１２ｂに入力信号が印加されたとき
に、FET１，２がプツシユプル増幅してその出
力を負荷１３に供給するようにしたものである。
ところで、この回路においては、抵抗８，９に
よりFET２のゲート電位が設定されるのである
が、これらの抵抗値をFET１，２の負荷となら
ないような高い値にし、かつFET１，２が理想
的な状態、すなわちgm＝∞（gm＝Id／VGS、
Id：ドレイン電流、VGS：ゲートーソース電圧）
状態である場合、FET１のドレイン電流I1の交流
分△I1は、 △I1＝Ei／R1 ……(1) 但し、Ei：入力信号電圧、R1：抵抗５の抵抗
値である。また、抵抗５の値を抵抗３の値と同一
に設定することによつてFET２のVGSの変化分が
入力信号電圧Eiと同値でかつ逆位相になるため、
このFET２のドレイン電流I2の交流分△I2は、 △I2＝−Ei／R1 ……(2) となる。すなわち、負荷１３に供給される電流I0
は(1)、(2)式より I0＝△I2−△I1＝−2Ei／R1 ……(3) である。そして負荷１３の抵抗値がRLとすると、
出力電圧E0は、(3)式より E0＝RL△I0＝−2Ei・RL／R1 となり、よつて利得Ｇは Ｇ＝−2RL／R1 となる。すなわち、利得が2RL／R1なる反転増幅
回路である。
よりFET２のゲート電位が設定されるのである
が、これらの抵抗値をFET１，２の負荷となら
ないような高い値にし、かつFET１，２が理想
的な状態、すなわちgm＝∞（gm＝Id／VGS、
Id：ドレイン電流、VGS：ゲートーソース電圧）
状態である場合、FET１のドレイン電流I1の交流
分△I1は、 △I1＝Ei／R1 ……(1) 但し、Ei：入力信号電圧、R1：抵抗５の抵抗
値である。また、抵抗５の値を抵抗３の値と同一
に設定することによつてFET２のVGSの変化分が
入力信号電圧Eiと同値でかつ逆位相になるため、
このFET２のドレイン電流I2の交流分△I2は、 △I2＝−Ei／R1 ……(2) となる。すなわち、負荷１３に供給される電流I0
は(1)、(2)式より I0＝△I2−△I1＝−2Ei／R1 ……(3) である。そして負荷１３の抵抗値がRLとすると、
出力電圧E0は、(3)式より E0＝RL△I0＝−2Ei・RL／R1 となり、よつて利得Ｇは Ｇ＝−2RL／R1 となる。すなわち、利得が2RL／R1なる反転増幅
回路である。
ところで、この増幅回路においては、正電源端
子７から供給される電源電流が△I1分変化する。
すなわちこの回路において、出力電流の半分が電
源電流の変化となつていた。
子７から供給される電源電流が△I1分変化する。
すなわちこの回路において、出力電流の半分が電
源電流の変化となつていた。
したがつて、この増幅回路に供給される電源回
路のインピーダンスは常に零であるとは限らない
ため、出力電流の変化によつて電源電圧が変化
し、この電源電圧の変化がこの増幅回路の動作点
を変動させ、この動作点の変動が出力に歪となつ
てあらわれる不都合があつた。また前記電源回路
に他チヤンネルのSRPP増幅回路が接続されてい
た場合には、相互の出力電流の変化が合成された
電源電圧の変化となつてチヤンネル間のクロスト
ークを発生させる欠点があつた。
路のインピーダンスは常に零であるとは限らない
ため、出力電流の変化によつて電源電圧が変化
し、この電源電圧の変化がこの増幅回路の動作点
を変動させ、この動作点の変動が出力に歪となつ
てあらわれる不都合があつた。また前記電源回路
に他チヤンネルのSRPP増幅回路が接続されてい
た場合には、相互の出力電流の変化が合成された
電源電圧の変化となつてチヤンネル間のクロスト
ークを発生させる欠点があつた。
これらの欠点を解決するために電源回路のイン
ピーダンスをできるかぎり低くすることが考えら
れるが、この方法としては、従来電源回路を定電
圧構成する、あるいは電源回路の平滑用コンデン
サに大容量のものを用いる等の対策がなされてい
たが、この場合いずれの手段も電源回路を広い周
波数帯域にわたつて低インピーダンスを保つこと
は電源回路が高価となる欠点を有していた。
ピーダンスをできるかぎり低くすることが考えら
れるが、この方法としては、従来電源回路を定電
圧構成する、あるいは電源回路の平滑用コンデン
サに大容量のものを用いる等の対策がなされてい
たが、この場合いずれの手段も電源回路を広い周
波数帯域にわたつて低インピーダンスを保つこと
は電源回路が高価となる欠点を有していた。
この発明は上記事情に鑑み、上記従来のSRPP
増幅回路の欠点を除去したSRPP増幅回路を提供
するもので、出力信号を取出す出力端と２つの電
源端子との間に各々負荷を介挿してなるものであ
る。
増幅回路の欠点を除去したSRPP増幅回路を提供
するもので、出力信号を取出す出力端と２つの電
源端子との間に各々負荷を介挿してなるものであ
る。
以下、この発明の一実施例を第２図を参照して
説明する。
説明する。
第２図に示す増幅回路は、入力端子２１の入力
信号がゲートに印加されるFET２２と、この
FET２２のソースが接続される負電源端子２３
と、前記FET２２のドレインと正電源端子２４
との間に介挿され、FET２２に流れる電流によ
り抵抗２５に現われる電圧によつてゲート電位が
制御されるFET２６と、このFET２６のソース
（出力端）２７と正負２つの電源端子２４，２３
との間に各々介挿された負荷２８，２９と、前記
出力端２７と出力端子３０との間に介挿されたコ
ンデンサ３１とからなるものである。
信号がゲートに印加されるFET２２と、この
FET２２のソースが接続される負電源端子２３
と、前記FET２２のドレインと正電源端子２４
との間に介挿され、FET２２に流れる電流によ
り抵抗２５に現われる電圧によつてゲート電位が
制御されるFET２６と、このFET２６のソース
（出力端）２７と正負２つの電源端子２４，２３
との間に各々介挿された負荷２８，２９と、前記
出力端２７と出力端子３０との間に介挿されたコ
ンデンサ３１とからなるものである。
次に、この増幅回路の動作について説明する。
まず、直流動作について説明する。FET２２
にはI3なるドレイン電流が流れるとする。そして
FET２６はFET２２と同特性のものを選別して
用い、かつ抵抗２５の抵抗値R2をFET２２の相
互コンダクタンスgm1の逆数と等しく設定する
（R2＝１／gm1）と、FET２６のドレイン電流I4
は、FET２２のドレイン電流と同一になる。
にはI3なるドレイン電流が流れるとする。そして
FET２６はFET２２と同特性のものを選別して
用い、かつ抵抗２５の抵抗値R2をFET２２の相
互コンダクタンスgm1の逆数と等しく設定する
（R2＝１／gm1）と、FET２６のドレイン電流I4
は、FET２２のドレイン電流と同一になる。
I3＝I4 ……(4)
この結果、出力端２７から負荷２８，２９に流
入、流出する出力電流I6が零となり、出力端２７
の電圧は負荷２８，２９の抵抗値によつて決定さ
れる電源分割電圧になる。この場合、この回路の
利得を第１図に示す従来例の回路と等しくするも
のとし、負荷２８，２９の抵抗値を各々2RLとす
ると、出力端２７の電圧は電源端子２３，２４に
供給される電圧VBの半分の電圧にて安定する。
入、流出する出力電流I6が零となり、出力端２７
の電圧は負荷２８，２９の抵抗値によつて決定さ
れる電源分割電圧になる。この場合、この回路の
利得を第１図に示す従来例の回路と等しくするも
のとし、負荷２８，２９の抵抗値を各々2RLとす
ると、出力端２７の電圧は電源端子２３，２４に
供給される電圧VBの半分の電圧にて安定する。
次に交流動作について説明する。入力端子２１
に入力信号電圧Eiが印加された場合には、FET
２２のドレイン電流の変化分△I3は、 △I3＝Ei・gm ……(5) である。またFET２６のゲート、ソース間には
抵抗２５（抵抗値R2）に流れるドレイン電流I3に
よつて現われる電圧が印加されるので、FET２
６のドレイン電流の変化分△I4は、 △I4＝（−△I3・R2）・gm1＝−△I3＝−Ei・gm1
……(6) 但し、R2＝１／gm1 となる。よつて、(5)、(6)式より出力端２７からの
出力電流I5は、 I5＝△I4−△I3＝−2Ei・gm1 ……(7) となる。すなわち(6)、(7)式よりFET２６のドレ
イン電流の変化分△I4は、 △I4＝I5／２ ……(8) である。ところで、この回路において、抵抗２８
に流れる電流をI6、抵抗２９に流れる電流をI7と
すると、出力電流I5は、 I5＝I7−I6 ……(9) であり、また電源端子２３，２４間の電圧VBは、 VB＝I6・2RL＋I7・2RL ……(10) である。すなわち(9)、(10)式より抵抗２８に流れる
電流I6は、 I6＝（VB−I5・2RL）／4RL ……(11) である。(11)式より抵抗２８に流れる電流I6の変化
分△I6は、 △I6＝−I5／２ ……(12) となる。この場合、(8)式よりFET２６のドレイ
ン電流の変化分△I4はI5／２増加し、また(12)式よ
り抵抗３１に流れる電流の変化分△I6はI5／２減
少する。すなわち、この増幅回路においては、出
力端２７から取出す出力電流I5のいかんにかかわ
らず、この増幅回路に供給される電源電流が一定
である。
に入力信号電圧Eiが印加された場合には、FET
２２のドレイン電流の変化分△I3は、 △I3＝Ei・gm ……(5) である。またFET２６のゲート、ソース間には
抵抗２５（抵抗値R2）に流れるドレイン電流I3に
よつて現われる電圧が印加されるので、FET２
６のドレイン電流の変化分△I4は、 △I4＝（−△I3・R2）・gm1＝−△I3＝−Ei・gm1
……(6) 但し、R2＝１／gm1 となる。よつて、(5)、(6)式より出力端２７からの
出力電流I5は、 I5＝△I4−△I3＝−2Ei・gm1 ……(7) となる。すなわち(6)、(7)式よりFET２６のドレ
イン電流の変化分△I4は、 △I4＝I5／２ ……(8) である。ところで、この回路において、抵抗２８
に流れる電流をI6、抵抗２９に流れる電流をI7と
すると、出力電流I5は、 I5＝I7−I6 ……(9) であり、また電源端子２３，２４間の電圧VBは、 VB＝I6・2RL＋I7・2RL ……(10) である。すなわち(9)、(10)式より抵抗２８に流れる
電流I6は、 I6＝（VB−I5・2RL）／4RL ……(11) である。(11)式より抵抗２８に流れる電流I6の変化
分△I6は、 △I6＝−I5／２ ……(12) となる。この場合、(8)式よりFET２６のドレイ
ン電流の変化分△I4はI5／２増加し、また(12)式よ
り抵抗３１に流れる電流の変化分△I6はI5／２減
少する。すなわち、この増幅回路においては、出
力端２７から取出す出力電流I5のいかんにかかわ
らず、この増幅回路に供給される電源電流が一定
である。
以上説明したように、この発明によれば、
SRPP増幅回路において、出力信号を取出す出力
端と２つの電源端子との間に各々負荷を介挿し、
もつて入力信号の有無に関わらず電源電流を一定
化したので、電源インピーダンスが高くかつ安価
な電源を用いた場合においても、電源電圧の変動
を抑え得て、この電源電圧の変動に起因する歪を
防止することができ、また前記電源を多数個の増
幅回路に供給した場合においても、これら増幅回
路の相互の干渉による歪を防止する効果がある。
SRPP増幅回路において、出力信号を取出す出力
端と２つの電源端子との間に各々負荷を介挿し、
もつて入力信号の有無に関わらず電源電流を一定
化したので、電源インピーダンスが高くかつ安価
な電源を用いた場合においても、電源電圧の変動
を抑え得て、この電源電圧の変動に起因する歪を
防止することができ、また前記電源を多数個の増
幅回路に供給した場合においても、これら増幅回
路の相互の干渉による歪を防止する効果がある。
第１図は従来のSRPP増幅回路の一例を示す回
路図、第２図はこの発明の一実施例を示す回路図
である。 ２２，２６……増幅素子（FET）、２３……電
源端子（負電源端子）、２４……電源端子（正電
源端子）、２７……出力端（FET２６のソース）、
２８，２９……負荷。
路図、第２図はこの発明の一実施例を示す回路図
である。 ２２，２６……増幅素子（FET）、２３……電
源端子（負電源端子）、２４……電源端子（正電
源端子）、２７……出力端（FET２６のソース）、
２８，２９……負荷。
Claims (1)
- １ シヤント・レギユレイテツド・プツシユプル
増幅回路において、シヤント・レギユレイテツ
ド・プツシユプル回路を構成する少なくとも２個
の増幅素子から出力信号を取出す出力端と前記増
幅素子に電源電圧を供給する２つの電源端子との
間に各々負荷を介挿してなる増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756880A JPS56115011A (en) | 1980-02-15 | 1980-02-15 | Amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1756880A JPS56115011A (en) | 1980-02-15 | 1980-02-15 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56115011A JPS56115011A (en) | 1981-09-10 |
| JPS6349925B2 true JPS6349925B2 (ja) | 1988-10-06 |
Family
ID=11947515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1756880A Granted JPS56115011A (en) | 1980-02-15 | 1980-02-15 | Amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56115011A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4965506B2 (ja) * | 2008-05-10 | 2012-07-04 | 健 赤石 | 低歪率増幅器 |
-
1980
- 1980-02-15 JP JP1756880A patent/JPS56115011A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56115011A (en) | 1981-09-10 |
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