JPS63501330A - 電話加入者ル−プ過電圧保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電話加入者ループ過電圧保護集積回路 又里生宣員 １、又里■分団 本発明は電話加入者ループ過電圧保護回路、より詳細には、完全に集積化された 、例えば、２１０−２５６Ｖの過電圧に対処できる能力を持つ過電圧保護回路に 関する。

２・入丘茨歪生脱里 通信回線は多くのソース、例えば、落雷や送電線の故障などからの外来電気エネ ルギーを運ぶことがある。これらラインに接続された通信装置を保護するため、 先行技術による回路は複数の離散要素を含む。

ている、しかし、これら回路は通信回路専用に修正することはできない０通信回 線用の保護回路は中央局によって供給される定ＤＣ電流に起因するラッチングに 耐えることが要求される。これに加えて、２導線通信回線１つの導線とアースの 間に外来電圧が出現したとき、両方の導線をアースすることによってバランスさ れた保護を提供することが要求される。さらに、最近の装置は外から見えないよ うに設置されるように設計される傾向を持つため保護回路は物理的にできるだけ コンパクトであることが要求される。

本発明の目的は３綿雪話加入者ループに対する完全に集積化され、また所望の保 護機能を遂行できる過電圧保護回路を提供することにある。

発明の要約 本発明による加入者ループ過電圧保護回路においては、タイムド　ランチ回路が 過電圧状態がこのループ回路に接続された電話に到達するのを防ぐために電流の 流れの方向を制御するための複数のＳＣＲを起動するために使用される。

図面の簡単な説明 第１図は離散要素を使用する先行技術による過電圧保護回路を示し； 第２図は本発明による集積過電圧保護回路を略図にて示し；そして 第３図は本発明において使用される一例としてのタイムド　ランチ回路の詳細を 示す。

詳細な説明 ユーザを危険な高電圧状態、例えば、送電線の障害から保護するために加入者電 話ループ上に過電圧保護回路が使用される。パワー　クロス（ｐｏｗｅｒ　ｃｒ ｏｓｓ）と呼ばれるこのような送電線の障害は２つの電力会社のユーティリティ 線が互いに触れ、付近の電話回線に高電圧を誘発することに起因する。

第１図には従来の離散要素保護回路ｌＯが示される０回路１０はチップ　リード １２とアース　ブレーン１４、リング　リード１６とアース１４、あるいはチッ プ　リード１２とリング　リード１６の間に起こるいずれかの極性の過電圧に対 する保護を提供する。全部で６つ過電圧状態に対応できる。セットの６つのダイ オードが過電圧によって誘発された電流をシステムを通じてユーザから遠ざける ように１ステアリング１するのに使用される。より具体的には、チップ　リード １２とアース１４との間の正の過電圧電流はダイオード２０及び２２を通過する 。そしてこれらリード間の負の過電圧はダイオード２４及び２６によって対処さ れる。ダイオード２８及び２２はチップ　リード１６とアース１４の間の正の過 電圧電流をステアリングし、この間の負の極性の電流はダイオード３０及び２６ を通過する。アンプ１２と１６との間の正の過電圧はダイオード２０及び３０を 通過し、これら２つのポイント間の負の過電圧と関連する電流はダイオード２４ 及び２８を通過する。シリコン制御整流器（ｓｉｌｉｃｏｎ　−ｃｏｎｔｒｏｌ ｒｅｃｉｔｉｆｉｅｒ、　Ｓ　ＣＲ）　３２はこれら複数のステアリング　ダイ オードを通じて流れる電流を制御するための主制御要素として使用される。ステ アリング　ダイオード２０．２６及び２８の陰極は５ＣＲ３２の陽極に接続され 、ステアリング　ダイオード２２．２４及び３０の陽極は５ＣＲ３２の陰極に接 続される。ツェナダイオード３４は過電圧いき値検出デバイスとして使用され、 ５ＣＲ３２の陰極とゲートの間に接続される。任意の２つの端子間に大きな規模 の電圧が存在すると、ツェナ　ダイオード３４は降伏し、ゲート　トリガ電流Ｃ ｇａｔｅ　ｔｒｉｇｇｅｒ　ｃｕｒｒｅｎｔ、　ＧＴ）を５ＣＲ３２に送くる。

この電流はＣ３Ｒ３２を“オン１にするのに十分に大きく、過電圧ライン電流は ５ＲＣ３２を通過し、適当なダイオード　ベアに流れる。５ＣＲ３２は、通常、 この過電圧状態下の２つのリード間の過電圧を“クローバ−（ｃｒｏｗｂａｒ） ”する要素として定義される。

この回路は十分な過電圧保護を提供するが、これらは集積回路形態にて使用され る場合に幾つかの短所を持つ。これら短所は、主に、小さなチップ　サイズが要 求されるという一般的な要件、最高１２０ｍＡのライン電流でのランチ−アンプ の回避、比較的に低いパワー消散、及び２５６ボルトの最大電圧と関連する。保 護装置１０のサイズに関しては、要求される１、４Ａのピーク電流を導電するた めに７個の大きな面積の要素（ＳＣＲ３２及びステアリング　ダイオード２０． ２２．２４．２６．２８及び３０）が必要とされる。これらの７つの要素は自動 的にチップのサイズを大きくする。これに加えて、５ＣＲ３２は１２０ｍＡより 大きな保持電流１．（ＳＣＲが“オンゝにとどまる最小電流）を持つことが要求 される。これは比較的高い５ＣＲ３２のゲート　トリガ電流ＩＧＴが要求される ことを意味する。つまり、過電圧ソースが電流をＩＣ？以下に制限すると、保護 回路１０はクローバ−（ｃｒｏｗｂａｒ）せず、高電圧にてレギュレート（ｒｅ ｇｕｌａｔｅ）　Ｌ／、結果として（５Ｗのオーダーの）非常に高いチップ消散 が起こる。さらに、ＩＧ丁が１．以下になると、ライン過電圧ソースはこれら２ つの間に電流Ｉｔを加え、５ＣＲ３２は瞬間的に低電圧状態にファイヤー（ｆｉ ｒｅ）　Ｌ、その後高電圧状態にクーン　オフし、この状態で再びファイヤーし 、これが反復される。この“オン”と“オフ”のサイクルは高周波数−高電圧発 振を起こし、極端なチップ消散及びノイズが起こり、これが付近の回線に結合さ れる結果となる。最後に、十分に制御されたいき値検出ツェナ３４を集積するこ とは非常に困難である。

第２回に示される本発明による集積保護回路４０はこれら問題を解決する能力を 持つ、第２図に示されるごとく、先行技術による保護回路１０と関連するステア リング　ダイオード２０．２２．２４．２６．２８、及び３０の代わりに４つの 電流ステアリング５ＣＲ４２，４４，４６、及び４８が使用される。これら４つ のＳＣＲと関連して複数の小さな面積のブロッキング　ダイオード４１．４３． ４５及び４７が存在するが、これらはゲート　トリガ電流Ｉ６アの流れを制御す るために使用される。小さな面積のダイオード５０．５２．５４が第１図のダイ オード２０．２６、及び２８と１１（１ｕしてアンプ１２、アース１４、及びリ ング１６の間に置かれる。ただし、ダイオード５０．５２及び５４は先行技術の 構成において使用される対応するダイオードと比較して非常に小さい。先行技術 による保護回路１０の５ＣＲ３２とツェナ　ダイオード３４との並列の組合せは 周知のタイプの二重拡散ＭＯ３（ＤＭＯ３））ランジスタ５６、タイムド　ラッ チ回路６０、ツェナ　ダイオード６２、及び温度補正回路６４と置換される。こ れらは第２図に示されるようにダイオード５０．５２．５４と５ＣＲ４２，４４ ，４６及び４８との間で接続される。ツェナ　ダイオード６２及び温度補正器６ ４を通過する電流レベルはＤＭＯＳトランジスタ５６をこの２つのダイオード構 成の間のパンフッとして使用することによって大きく減少される。ＤＭＯ３）ラ ンジスタ５６の代わりに多くの他の要素を使用することができる。

例えば、高電圧スイッチング用途にて動作が可能なＭＯＳ）ランジスタを使用す ることもできる。適当な双極回路を使用することも可能である。ただし、ＤＭＯ ３）ランジスクが最も現実的な選択であると考えられる。第２図に示されるよう に、ＤＭＯ３）ランジスタ５６のソースはそれぞれブロッキング　ダイオード４ １．４３．４５及び４７を介して不テアリング５ＣＲ４２，４４，４６、及び４ ８のゲートに接続される。ＤＭＯ３）ランジスタ５６のドレインはステアリング 　ダイオード５０．５２、及び５６の陰極に接続され、ＤＭＯ３）ランジスタ５ ６のゲートはタイムド　ラッチ回路６０によって制御される。ツェナ　ダイオー ド６２及び温度補正回路６４はステアリング　ダイオード５０．５２．５４の陰 極とタイムド　ラッチ回路６００間に直列に接続される。温度補正回路６４はツ ェナ　ダイオード６２の温度による回路動作の変動を補正する当分野において周 知の任意の構成を持つ。完全を期すために、第２図にはさらに複数のツェナ　ダ イオード２．４．６から構成される落雷サージ保護回路が示される。

この回路は雷による非常に大きなスパイク過渡電圧に対してアンプ１２、アース １４及びリング１６の相互接続の間に代わりの導電経路を提供する。

保護回路４０のチップ　サイズは、第１図に示されるように７つの大きな面積の 要素（ＳＣＲ３２及びダイオード２０．２２．２４．３０，２６．２８）の代わ りに４つの大きな面積のデバイス（ＳＣＲ４２，４４，４６、及び４８）と３つ の小さなダイオード（５０，５２、及び５４）を使用することによって、先行技 術による構成と比較してかなり小さくされる。これは電流ステアリング要素を流 れる（　１．４　Ａという大きな）フル　クローバ−電流を使用せず、電流ステ アリング関数を（ｍＡのオーダーの）ゲート　トリガ電流レベルに変換すること によって達成される。集積回路においては、ＳＣＲを提供するためのコストは大 きな面積のダイオードを提供するためのコストと同程度であり、本発明の保護回 路４０と関連しての４個のデバイスの変わりに７個のデバイスを使用するという 選択は、実際のチップ　サイズに加えて、大きなコストの削減ともなる０本発明 の構成を使用する場合の幾らかの犠牲は第１図の５ＣＲ３２とともに使用される 単一ゲートトリガ電流の代わりに、ＤＭＯ３）ランジスタ５６を通じて流れる２ 倍のゲート　トリガ電流レベルが要求されることである。

しかし、この問題は、高ＩＮ／ＩＧア比、具体的には約１０：１の比を持つＳＣ Ｒ設計を使用することによって克服できる。

本発明の原理によると、タイムド　ラッチ回路６０及び並列高電圧クローバ−Ｄ ＭＯ３）ランジスタの使用によって、第１図の先行技術による保護回路１０と関 連する高電圧レギュレーション及び高電圧発振の問題が解決される。ラッチ回路 ６０は、大局的には、ＤＭＯ３）ランジスタ５６のゲートとソース間に加えられ る電圧をレギュレートするペアのスイッチによって制御される電三分割網から構 成される。より具体的には、ラッチ回路６ｏは温度補正回路６４とトランジスタ ５６のソースとの間に接続されたコンデンサ７０を含む。一群の抵抗性要素７２ ．７４、及び７６が図示されるごとくコンデンサ７０とトランジスタ５６のゲー トとの間に接続される。Ｒｔ４として示される抵抗体７４の値はＲ’＋２として 示される抵抗体７２の値より少なくとも１のオーダー大きく選択され、抵抗体７ ６の値Ｒ７６はＲ１２より少なくとも１のオーダー小さく選択される。コンデン サ７０間の電圧Ｖｃでみた場合の抵抗比、つまり、トランジスタ５６のゲート　 ソース電圧ＶＧＳを制御するためにそれぞれベアのスイッチ８ｏ及び８２が抵抗 体７６及び７４と直列に接続される。スイッチ８０及び８２はコンデンサ７０が 十分に充電され、例えば、約１３ボルトのゲートソース電圧ＶＧＳにてトランジ スタ５６を完全にオンにできるようになるまで０ＭＯ３）ランジスタ５６及びス テアリング５ＣＲ４２，４４，４６及び４８がオンとなるのを阻止するように適 当に起動される。従って、トランジスタ５６のＶＧＳはスイッチ８゜及び８２の 動作によってフルの電圧に上げられるまでミリボルトの範囲にとどまるため、関 連するステアリングＳＣＲはレギュレーションに要求される線形フィードバック 　モードに動作できない。事故電流がゲートトリガ電流ＩＧＴより小さい場合は 、トランジスタ５６は５ＣＲ４２，４４，４６及び４８のゲートを通るラインに 対するクローバ−（ｃｒｏｗｂａｒ）として機能する。一方、事故ライン電流Ｉ Ｌがｒａｔと保持電流１８との間であるときは、トランジスタ５６はこのクロー バ−電流（ｃｒｏｗｂａｒ　ｃｕｒｒｅｎｔ）を５ＣＲ４２，４１４６、及び４ ８と共有する。

動作において、タイムド　ラッチ回路６０のスイッチ８ｏは通常“オン”であり 、スイッチ８２は通常“オフ”である。従って、抵抗体７２及び７６はコンデン サ７０と０ＭＯ３）ランジスタ５６との間の電圧分割網を構成する。０ＭＯ３） ランジスタ５６の間に加えられる電圧ＶＧ！は下の式（１）に示されるようにコ ンデンサ７０の間に現れるこれの一部である。

抵抗体７２の値は抵抗体７６の値より、例えば、２のオーダーの規模だけ大きな ため、Ｒｆｆ＆とＲ？２の合計は概むねＲ？２に等しい。

従って、式（１）は以下のように書き直すことができる。

Ｒｙａ／Ｒ１ｚの値は、例えば、１／１００のオーダーであるため、ｖｃｓはコ ンデンサ７０間の総電圧Ｖ、の小さな部分にすぎず、０ＭＯ３）ランジスタ５６ のいき値電圧ｖｔｔ＋より十分に低く、トランジスタ５６は“オフ”状態にとど まる。

２１０−２６５ボルトの範囲の過電圧が発生すると、ツェナダイオード６２は降 伏し、■２にて表わされる降伏電流の導電を始める。この電流Ｉ２は温度補正回 路６４を通ってタイムド　ラッチ回路６０に入り、ここでコンデンサ７ｏを充電 する。この充電期間のあいだスイッチ８０及び８２はそれぞれ“オン”及び“オ フ”に保持され、従ってトランジスタ５６０所のゲート電圧をそのいき値以下に 保持する。コンデンサ７ｏが十分に充電され：コンデンサ７０間の電圧■、が０ ＭＯ３）ランジスタ５６のいき値電圧■いよりかなり太き（なると（例えば、■ いが１３Ｖで、コンデンサ７０が■、が１４Ｖに達するまで充電されると）、ス イッチ８０は′オフ”となり、スイッチ８２は′オン９となる。

スイッチ８０及び８２の動作を制御するための一例としての回路構成が第３図と の関連で詳細に説明される。スイッチ８２が閉じると、大きな値の抵抗体７４が 抵抗体７２及びコンデンサ７２と接続され、結果としてコンデンサ電圧の殆んど がトランジスタ５６のゲートに結合される。つまり、電圧分割式は以下のように なる。

ここで、Ｒ？４　Ｒｔ□である。従って、Ｒ７！　”　Ｒ７４は概むねＲ？４に 等しくなり、式（３）は以下のように書き直すことができる。

ＶＧＳたｖＣ゛ 前述のごとく、完全に充電された電圧■。はトランジスタ５６のいき値より十分 に高く選択され、従って、トランジスタ５６を完全に“オン１にするのに十分で あり、トランジスタ５６はダイオード及び適当な極性のＳＣＲを通じて過電圧を クローバ−（ｃｒｏｗｂａｒ）する。

コンデンサ７０は所定の時間定数にて抵抗体７２及び７４を通じて放電するが、 この時間定数は過電圧状態を通じてトランジスタ５６が“オン”に保持されるの に十分に長く選択される。スイッチ８２と抵抗体７４の直列接続を横断しての電 圧Ｖ、が所定の値、例えば、５ボルトに落ちると、スイッチ８ｏ及び８２は再び 状態を変え、トランジスタ５６を“オブにする。トランジスタ５６のいき値電圧 はこのスイッチング電圧より小さいため、トランジスタ５６は線形モードの動作 に入いることを妨げられ、従って先行技術の構成と関連するラインのレギュレー ションが抑止される。

ライン　レギュレーションの防止に加え、タイムド　ラッチ回路６０は、トラン ジスタ５６への大きなドライブ電圧を十分に長い時間、例えば、２０ミリ秒間保 持し、５ＣＲ４２，４４，４６あるいは４８が完全に“オン”にされたときドラ イブ回路が不能にされずライン電流がＩＨ以下に落だときライン電圧が高電圧状 態に戻どるようにすることによって、高電圧発振の抑止を行なう。

本発明に従って構成された一例としてのタイムド　ランチ回路６０が第３図に詳 細に示される。第２図との関連で上に説明のごとく、コンデンサ７０が温度補正 回路６４と０ＭＯ３）ランジスク５６　（図示なし）のソースの間に接続され、 過電圧状態において流れるライン電流■２はコンデンサ７０の充電を開始する。

ツェナ　ダイオード９０と抵抗体９２の直列接続がコンデンサ７０を横断して接 続され、後に詳細に説明されるごとく、タイムドラフチ回路６０の残りの部分の 起動が制御される。

第３図に示されるごとく、スイッチ８０は抵抗体７６とＤＭ。

Ｓトランジスタ５６　（図示なし）のソースの間に接続されたｐｎｐトランジス タ１００から構成され、ｐｎｐ　）ランジスタ１００のエミッタは抵抗体７６に 接続され、Ｉ）ｎｐ）ランジスタ１００のコレクタは０ＭＯ３）ランジスタ５６ のソースに接続される。過電圧状態が存在しない場合は、上に説明のごとく、ス イッチ８０は“閉じた”位置にある。つまり、ｐｎｐ　トランジスタ１００は“ オン”にバイアスされる。スイッチ８２はＩ）ｎＰ　）ランジスタ９６及びｎｐ ｎ　）ランジスタ９８、及び図示されるごと（抵抗体７２と７４の間に接続され た関連するバイアス抵抗体９７及び９９から構成される。より具体的には、Ｐｎ ｌｌ　）ランジスタ９６のエミッタは抵抗体７２に接続され・ｐｎｐ　トランジ スタｇ６のベースは抵抗体９７及びｎｐｎ　）ランジスタ９８のコレクタの両方 に接続される。

ｐｎｐ　）ランジスタ９６のコレクタはｎｐｎ　）ランジスタ９８のベース及び バイアス抵抗体９９の両方に接続される。この抵抗体９６つ回路構成を形成し、 トランジスタ９６のベースの所に存在する信号によってスイッチ８２及び抵抗体 ７４を通じて流れる信号流が制御される。上に説明のごと（、正常の動作状態（ つまり、過電圧が存在しない状態）においては、スイッチ８２は“開いた”状態 となる。つまり、トランジスタ９６と９８は“オフ”にバイアスされる。ｎｐｎ ）ランジスタ９４及びバイアス抵抗体９５はいき値ツェナ　ダイオード９０とス イッチ８２の間の導電経路として機能する。トランジスタ９４のベースはツェナ 　ダイオード９０と抵抗体９２の間に接続され、ｎｐｎ　）ランジスタ９４のコ レクタは抵抗体９５を介してスイッチ８２のＩ）ｎｌ）　）ランジスタ９６のベ ースに接続される。

第゛２図との関連において説明されたごとく、過電圧状態が存在すると、ツェナ 降伏電流■２がタイムド　ランチ回路６ｏに流れ、コンデンサ７０の充電を開始 する。この時点において、スイッチ８０は閉じ、スイッチ８２は開き、ＤＭＯ３ ５６の■。がいき値より十分に低く保たれる。コンデンサ７０間の電圧がこのい き値電圧以上になると、タイムド　ランチ回路６０が起動される。より具体的に は、（ツェナ　ダイオード９０のいき値電圧はこの所定のいき値電圧と概むね等 しく選択されるため）ツェナ　ダイオード９０が降伏し、スイッチング電流Ｉ、 が抵抗体９２及びｎｐｎトランジスタ９４０ベースに流れ、ｎｐｎ　）ランジス タ９４が“オン”となる、ｎｐｎ）ランジスタ９４が導電が開始すると、電流は ｐｎｌ）　）ランジスタ９６のベース及びｎｐｎ　トランジスタ９８のコレクタ に流れ、トランジスタ９６及び９８が“オン”となり、スイッチ８２が“閉じら れる”。

ｐｎｌ）　）ランジスタ９６のコレクタはｐｎｐ　）ランジスタ１００のベース にも接続されているため、トランジスタ９６が“オン”にされると、トランジス タ１００のベース　エミッタ電圧は非常に小さな値となる。これはトランジスタ １００を“オフ”にし・スイッチ８０を開く。

上に説明のごとく、スイッチ８２が閉じられ、スイッチ８０が開かれると、抵抗 体７２．７４及び７６と関連する電圧の分割の割合が変わり、コンデンサ７０間 の電圧■、の殆んどがＤＭＯＳトランジスタ５６に送くられる。コンデンサ７０ は抵抗体７２及び７４を通じて放電を開始する。ここでコンデンサ７０及び抵抗 体７２．７４の値はコンデンサ７０の放電時間がＤＭＯＳトランジスタ５６への 十分なドライブ電圧が保たれるのに十分に長くなるように、例えば、１０ミリ秒 となるようｃｌ択される。コンデンサ７０がある値、例えば、５ボルトになるま で放電すると、抵抗体７２を流れる電流はトランジスタ９６及び９８を“オン” に保持できないほど低くなる。トランジスタ９石及び９８が“オフ”となると、 ｐｎｌ）　）ランジスタ１００は“オン”となる、つまり、スイッチ８２及び８ ０の位置はそれらの最初の状態に戻どり、タイムド　ラッチ回路６０は次のパワ ー　クロス過電圧の発生に備える。

ここに説明のタイムド　ラッチ回路６０の実施Ｂ様は単に一例であり、各種の変 形、特にスイッチ８０及び１２の設計及び動作に関する変形も本発明の範囲に入 いるものである。

ＦＩＧ、　Ｉ ＦＩＧ、３ 国際調査報告 ）ｌｒＭＥＸ　Ｔｏ　ＴＦｊ　ＩＮＴＥＲ，ＮＡＴＩＯＮＡｆ−５ＥＡＲＣＨＲ Ｅ：’ＯＲＴ　０ＮｔＪＳ−Ａ−４４０８２４８０４／１ｏ／８３　ＮｏｎｅＵ Ｓ−Ａ−３８１４９８７０４１０６／７４　ＮｏｎｅＵＳ−Ａ−３７９０８５６ ０Ｓ１０２／７４　ＣＡ−Ａ−１００３４９５１１１０１／７７

Claims (9)

【特許請求の範囲】
1. １．１つの第１及び第２の入力端子及びアースプレーン端子を含む３線通信装置 とともに使用される該装置を該第１及び第２の入力端子及び該アースプレーン端 子の任意の組合せの間に発生する正及び負の両方の極性の過電圧から保護するた めの回路において、咳保護回路が 複数のステアリングダイオード（５０、５２、５４）を含み、該個々のダイオー ドが該複数のダイオードの陰極が１つの共通の端子の所に一緒に接続されるよう 該第１及び第２の入力及び該アースプレーンの間に接続された１つの陽極及び陰 極を持ち、該保護回路がさらに 複数のＳＣＲ（４２、４４、４６、４８）；スイッチング手段（５６）； 過電圧いき値検出手段（６２、６４）；及びタイムドラッチ手段（６０）を含み 、 該複数のＳＣＲの個々が１つの陽極、陰極及びゲート端子を含み、また該第１及 び第２の入力及び該アースプレーンの間で任意の２つの端子の間の正及び負の極 性の過電圧に誘因される電流に対する回路経路を提供するように相互接続され、 該スイッチング手段が該ダイオードの共通端子と該複数のＳＣＲの個々のＳＣＲ のゲート端子との間に該複数のＳＣＲの個々を起動するための手段を提供するよ うに接続され、該選択されたＳＣＲが該第１及び第２の入力及びアース端子の任 意のペア間に経験される過電圧の極性に基づいて起動され、該共通端子に接続さ れた該過電圧いき値検出手段が任意のペアの端子間に加えられる電圧が所定の過 電圧いき値レベルに達したとき起動出力信号（Ｉｚ）を提供し、 該スイッチング手段に接続された咳タイムドラッチ手段が該過電圧いき値検出手 段からの咳起動出力信号に応答して該起動出力信号が該タイムドラッチ手段内に 所定のスイフチング電圧レベル（Ｖｃ）を生成したとき該スイッチング手段をオ ンにし、これによって過電圧に誘因された電流が適当な極性のＳＣＲ回路径路を 流れるようにされることを特徴とする保護回路。
2. ２．請求の範囲第２項に記載の保護回路において、該タイムドラツチ手段が 該過電圧いき値検出手段と該スイッチング手段の間に該過電圧いき値検出手段か らの該起動出力信号の関数である電圧Ｖｃをコンデンサを横断して生成するよう に接続されたコンデンサ（７０）；及び 該コンデンサを横断して接続されたスイツチド抵抗体ディバイダ網（７２、７４ 、７６、８０、８２）を含み、該ディバイダ網が第１のスイッチ位置に構成され たとき第１の低電圧出力信号を提供し、第２のスイッチ位置に構成されたとき第 ２の高電圧出力信号を提供し、該第１の低電圧出力信号が該スイッチング手段の 所定のスイッチングいき値以下であり、該第２の高電圧出力信号が該スイフチン グ手段の所定のスイッチングいき値以上であることを特徴とする保護回路。
3. ３．請求の範囲第２項に記載の保護回路において、咳タイムドラッチ手段の該ス イッチド抵抗体ディバイダ絹が該コンデンサと該過電圧いき値検出手段との相互 接続に接続された第１の抵抗体（７２）； 該第１の抵抗体の値より非常に大きな抵抗値を持つ第２の抵抗体（７４）； 該第２の抵抗体と直列に該第１の抵抗体と該コンデンサとの間で接続された第１ のスイツチ（８２）；Ｒ３＜Ｒ１＜Ｒ２となるような該第１の抵抗体の値より非 常に小さな抵抗値を持つ第３の抵抗体（７６）；及び該第３の抵抗体と直列に接 続された第２のスイツチ（８０）を含み、該第３の抵抗体と咳第２のスイツチの 直列の組合せが咳第１のスイッチと咳第２の抵抗体の直列の組合せと並列に接続 され、核第１及び第２のスイツチが該コンデンサ間の電圧Ｖｃが所定のスイッチ ング電圧レベルに達するまで該第１の低電圧出力信号を保持するように該第１の スイッチが開き該第２のスイッチが閉じるように制御され、所定のスイフチング 電圧レベルに達すると該第１のスイッチが閉じ、該第２のスイッチが開き、該コ ンデンサ間に出現する電圧の大半が該タイムドラッチ手段の第２の高電圧出力信 号とされることを特徴とする保護回路。
4. ４．請求の範囲第１項に記載の保護回路において、該スイッチング手段が１つの ドレイン端子、ソース端子、及びゲート端を含むＭＯＳトランジスタから構成さ れ、該ＭＯＳトランジスタのドレインが該ダイオードの共通端子に結合され、咳 ソースが該複数のＳＣＲの相互接続されたゲート端子に結合され、該タイムドラ フチ手段が該ゲートとソース端子の間に該タイムドラツチ手段からの出力がゲー トソース電圧として咳ＭＯＳトランジスタに加えられるように接続されることを 特徴とする保護回路。
5. ５．請求の範囲第４項に記載の保護回路において、咳ＭＯＳトランジス夕が二量 拡散ＭＯＳ（ＤＭＯＳ）トランジスタから成ることを特徴とする保護回路。
6. ６．請求の範囲第１項に記載の保護回路において、該過電圧いき値検出手段がダ イオード共通端子とタイムドラッチ手段の間に直列に接続されたツナダイオード 及び温度補正回路を含むことを特徴とする保護回路。
7. ７．請求の範囲第１項に記載の保護回路において、該複数のＳＣＲが 該第１の入力端子に接続された陽極及びアースに接続された陰極を持つ第１のＳ ＣＲ（４２）； 該第１の入力端子に接続された陰極及びアースに接続された陽極を持つ第２のＳ ＣＲ（４４）； 該第２の入力端子に接続された陽極及びアースに接続された陰極を持つ第３のＳ ＣＲ（４６）； 該第２の入力端子に接続された陰極及びアースに接続された陽極を持つ第４のＳ ＣＲ（４８）を含むことを特徴とする保護回路。
8. ８．請求の範囲第１項に記載の通信装置とともに使用される保護回路において、 該第１の入力端子がチップリード入力端子として定義され、該第２の入力端子が リングリード入力端子として定義されることを特徴とする保護回路。
9. ９．請求の範囲第８項に記載の保護回路において、該過電圧いき値検出手段がい ずれかの極性の２１０から２６５ボルトの範囲の電圧がチップ、リング、及びア ース端子の任意のベア間に加えられたとき該起動出力信号を提供することを特徴 とする保護回路。