JPS63501464A - 電気的な計数パルスの加算、記憶及び再生回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的な計数パルスの加算、記憶及び再生回路装置従来の技術 本発明は、請求の範囲第１項の上位概念に記載の複数の電気的な計数パルスの加 算、記憶及び再生回路装置から出発している。

この種の公知の回路装置（西独国特許出願公開第３１２３６５４号公報）では、 計数／ぞルスは多桁の１０進計数ユニツトにおいて読み込まれかつそこから非揮 発性の、オー、Ｓライト可能な１ｏ進メモリに転送される。このメモリは車両に おけるキロメータ計数器に使用するために少なくとも１０年に及ぶ大きな記憶時 間並びに−２５℃乃至＋７０’Ｃの動作温度領域を有していなければならないの で、上記公知の回路装置ではフローティング−ゲート−メモリセルが使用される 。しかしこのようなメモリセルは消去過程の回数が増えれば増える程一層長い消 去時間を必要とする。別の所謂Ｅ　Ｅ　Ｐ　ＲＯＭを使用した場合にも似たよう な問題が生じる。即ちその場合には消去の回数は１ｏｏｏｏの値を上回ってはな らない。

個別メモリセルにおける消去過程を制限するために、公知の回路装置では、マル チ１ｏ進カウンタの各ディケードは５　ｂｉｔシフトレジスタから構成されてお シかつ個別計数パルスはサイクリックコードにおいて、有利にはＬｉｂｒａｗ− Ｃｒａｉｇ−コードによって１位のディケードに読み込まれる。それぞれ１ｏ番 目の計数パルスは、同じコーＰに応じて中位のディヶーＰに読み込まれ、それぞ れ１００番目の計数パルスは万位のディヶーＰに読み込まれる。以下同様のやシ 方である。このようなマルチ１０進カウンタに接続されているメモリは同様にマ ルチｌＯ進に構成されていて、計数パルスを同じサイクリックコードを用いてそ の中に記憶することができる。非揮発性メモリの消去過程の数を低位のディケー ドに均一に分配するために、メモリの低位のデに イケードは計数器の低位のディヶーＰ〜対する対応が例えば１０００００　ｋ１ １１間隔毎間隔環的に交換される。

しかしこの解決法は、メモリセルの故障の際、それによりキロメータ指示装置に 発生するエラーが、指示される値がもはや実際の計数状態を推定できなくなる程 に著しいものになり兼ねないという欠点を有する。

この種のエラーが例えば後者のメモリセルまたは前者のメモリセルの比較的高位 のディヶーｒにおいて発生すると偏差はｉｏｏ、１０００，１００００又は１０ ００００　ｋｍになることがある。

本発明の目的は次の点を解決することである。即ち非揮発性の、オーツ々ライト 可能なメモリを、１つには要求さｎる期間内の個別メモリセルにおける書き込み 及び消去過程が許容できる限界の範・凹円に維持されかつメモリセルにおいてエ ラーが発生してもメモリ内容の、正しい値からの偏差が、最小の計数単位を上回 ることかないように、構成することである。

発明の利点 請求の範囲第１項の特徴部分に記載の構成を有する本発明の回路装置は、比較的 小さなオー・々ライト可能な、非揮発性メモリを用いて、選択されたサイクリッ クコーｒによって、非常に長い寿命かつ高い精度を有する電子計数器、例えば車 両用のキロメータ計数器を、それぞれ新しい計数パルスによって循環的にその都 度メモリレジスタの１つのみを１単位だけ変更することによって、実現すること ができるという利点を有する。

すべてのレジスタの循環的な作動によって、全体のメモリの個別メモリセルにお ける消去過程が均一に分配される。別の利点として挙げられるのは、このような 記憶方法によって高い冗長性が得られるということである。というのは、個別メ モリセルの障害がもはや計数器全体の故障になることがないからである。本発明 の解決法によれば、障害のある記憶場所が複数個あっても最も不都合な場合、エ ラーのある計数状態が同じ数だけ生じるにすぎない。

請求範囲の実施態様項に記載の構成により、請求の範囲第１項に記載の特徴の有 利な実施例及び改良例が可能である。その際例えば、車両のキロメータ計数器に 対するメモリとして、それぞれ１６の記憶場所（ｂｉｔ）を有する１６のレジス タに分割されておシかっ線を介して制御回路並びにデータ入力及び出力ユニット に接続されている１　６Ｘ　１６ＥＥＰＲＯＭを選択すると特に効果的である。

その際計数・ξルスは制御装置によって２進コーＰに従って個々のレジスタに書 き込まれる。その際有利には制御回路並びにデータ入力及び出カニニットはマイ クロコンピュータに統合されている。

図面 本発明の更に詳しい詳細を含む実施例が図面に示されておシかつ以下の記述にお いて詳しく説明する。第１図は電子計数器の本発明の回路装置をブロック図にて 示し、第２図は計数パルスに依存したレジスタ内容が示された図であり、第３図 はメモリレジスタの１つ及びその内容を示す図で６．？、第４図はメモリへの入 力に対するフローチャートを示す図であシ、第５図はメモリ内容の読出及び指示 に対するフローチャートを示す図である。

実施例の説明 本発明の回路装置は、第１図に図示のように車両のキロメータ計数器に対して、 車両が走行した距離のそれぞれの部分区間に従って電気・ξルスを発生する距離 発生器１０を具備している。距離発生器の接続線１１を介して、これら・ぐルス は制御回路１３及びデータ入力及び出カニニット１４と共にマイクロコンピュー タ１５に統合されている前置分周器１２に達する。この前置分周器１２は、車種 乃至車両の車輪サイズに依存して、例えば２　ｋｍの（または１　ｋｍの）距離 の走行の際の距離発生器１０のパルス数に相応する数に設定される。回路装置は 更に、オーツ９ライト可能な、非揮発性の、１６Ｘ　１６　ＥＥＰＲＯＭの形式 のメモリ１６並びにＬＣＤ指示装置の形式のディスプレイ１７を有する。

メモリ１６及びディスプレイ１７は、制御線１８，１８８．１８ｂを介して前置 分周器１２．制御回路１３及びデータ入力及び出カニニット１４に接続されてい る。メモリ１６は、それぞれ１６の記憶場所（ｂｉｔ　）を有する１６のメモリ レジスタ１９に分割されておシ、その際メモリレジスタ１９はＯ乃至１５０通し 番号が付けられている。レジスタ１５（右側のメモリレジスタ１９）は、マイク ロコンピュータ１５のプラス端子２０における給電電圧の消失の際（例えば車両 の／Ｓッテリーの端子外れの際）前置分局器１２における計数状態を制御線１８ ｂを介して救済するためＫのみ用いられる。その場合図示されていないノ々ツフ ァコンデンサを介して、データ救済に対する電圧供給が保証される。マイクロコ ンピュータが再びその給電電圧に接続されるや否や、救済されたデータはレジス タ１５から再び前置分局器１２に戻し入力される。前置分局器１２の出力側に発 生する電気的な計数パルスは制御回路１３を用いて制御線１８を介してメモリ１ ６に供給されかつそこで図示のリング制御路２１によってサイクリックコードに おいて計数さｎかつ記憶される。更にメモリ１６の内容は、記憶された計数・ぞ ルスのコーＰ化された和として循環的に制御回路１３を用いて読出されかつ並び にディスプレイ１７に光学的に指示される。そのためにマイクロコンピュータ１ ５に更に一時メモ）す２２が設けられている。

次に第２図を用いて、個々の計数パルスをメモリ１６のレジスタ０乃至１４に書 き込むコーＰについて詳細に説明する。その際第３図が示すように、１６のメモ リレジスタはそれぞれ１６の記憶場所を備えている。

出発状態において全部の記憶場所は情報を有している。

しかしより良く理解するために、第２図及び第３図ではメモリの出発状態はすべ てのメモリセルにおいて内容０をとっているものとしている（反転されている） 。

従って第２図に図示のようにまず全部のレジスタは０を有している。さて前置分 周器１２の出力側において２　ｋｍの走行区間の後第１の計数パルスが発生する や否や、この／ｅルスは制御線１８を介してメモリ１６に送出される。そこでま ずレジスタ１４を除いた全部のレジスタ入力側が遮断され、その結果この計数パ ルスはまずレジスタ１４にのみ読み込まｎる。七〇からレジスタ１３が開放され かつレジスタ１４は残シのレジスタ１９と一緒に遮断さｎる。それから次の２　 ｋｍの後、次の計数・ξルスがレジスタ１３に読み込まれる。その後このレジス タ入力側は遮断されかつレジスタ１２０入力側が第３の計数／ｅルスのために開 放される。従ってその都度遮断されるメモリレジスタ１９がその内容を保持して いる。１５番目の計数・ぞルスによって最後の計数レジスタ１９（レジスタ０） も動作しかつその場合その前のメモリレジスタと同様に内容ｌを有する。

そこで同時に第１のメモリレジスタ１９（レジスタ１４）の入力側が再び開放さ れかつ第１６番目の計数・ぞルスによってレジスタ１４の内容が１単位だけ、即 ち２に高められる。同じ様にしてその後連続的に残シのメモリレジスタ１９も１ 計数器位だけ高められる。

この種のサイクリックコーＰによって、制御回路１３が第１メモリレジスタ１９ に始まってその都度新しい計数・ξルスを次のメモリレジスタ１９に書き込みか つ最後のレジスタ（レジスタ０）に達した後、次の計数パルスによって第１及び それからその都度順次に次のメモリレジスタ１９の内容をその都度１単位だけ高 めることが保証される。その際第３図から、制御回路１３が計数・セルスを２進 コーＰ、２元コードに従って個々のメモリレジスタ１９に書き込むことがわかる 。

このようＫして４３番目の計数／ｅルス（第２図）の後レジスタ２乃至１４のメ モリセル１及び２には情報が格納されることになシ、その際このレジスタの１４ の残シのメモリセル（３乃至１６）は内容Ｏを有する。

２元コードによシこ扛は値３であり、これに対してレジスタ０及び１はまだ値２ を有している（第２図）。

次に第４図に図示のフローチャートを示す図を用いて、計数パルスの、メモリ１ ６乃至その都度正しいメモリレジスタ１９への書き込みについて詳細に説明する 。その除法のことが成り立つ： ｊ＝作動するレジスタに対するポインタｎ＝作動可能なレジスタの数＝１５ ｅ＝作動するレジスタの内容 Ｒｅｇ　＝作動するレジスタ その際出発状態においてレジスタポインタｊはその前のレジスタ０を指示しかつ このレジスタの内容ｅは同様０である。

それから計数パルスＩ２の発生によって第１のプログラムステップ３０において レジスタポインタｊが１だけ減分される。その後ステップ３１において、レジス タポインタｊが値０を上回ったかどうかが検査される。これはスタート時である ので、ステップ３２においてレジスタポインタｊはレジスタ１４Ｖｃセツトされ る（　ｊ＝ｎ−１；　ｎ＝ｘ　５　）。それからステップ３３においてそれまで の内容ｅ（０）が値ｌだげ高められかつステップ３４においてこの新たな内容ｅ が作動するレジスタ１４に書き込まれる。

引き続く計数パルスによってまずステップ３ｏが実行され、その際レジスタポイ ンタｊはそこで１３にセットされる。ステップ３１において、この値がＯより太 き（、その結果プログラム飛び越し２９によって今や直接ステップ３４において 最後に書き込まれたレジスタ１４の内容ｅが今や制御されるレジスタ１３（Ｒｅ ｇｌ）に書き込まれることが検出される。この過程は、レジスタ０も内容ｅ＝１ を有するまで繰り返される。

それから引き続く計数パルス１２によって、レジスタポインタｊはステップ３０ において零より下に減分されかつそこでステップ３２においてレジスタポインタ は新たにレジスタ１４（ｊ＝１５−１）にセットされる。ステップ３３及び３４ においてその内容が１だけ高められる。引き続く計数パルスによって残りのメモ リレジスタ１９もステップ毎に新たな内容ｅを備えかつこのようにしてメモリ１ ６に達した計数パルスＩ２の和が形成される。

キロメータ計数器の指示乃至メモリ内容の読出は第５図に図示のフローチャート に従って行われ、その際ＬＣＤ指示装置の最後の桁並びにキロメータ指示装置の 小数点以下の桁はマイクロコンピュータ１５の前置分周器１２と接続されて図示 されていない方法でめられる。メモリ内容をめるために、最後の計数パルスが記 憶された、メモリ１６におけるその都度のメモリレジスタ１９をめることが重要 である。第２図に図示のように、それはその都度、その前にあるメモリレジスタ １９（比較すると小さなアドレスを有する）、めにまず、第５図のフローチャー トの第１の動作過程によって第ルジスタ１４の内容が残りのレジスタの内容と比 較される。それから第５図のフローチャートの次の動作過程によって次のレジス タ１３が残りのレジスタと比較され、その結果制御回路１３はステップ毎に順次 に基準レジスタとしてのメモリレジスタ１９のその都度１つの内容を比較レジス タとしての残りのメモリレジスタの内容と比較する。それは第１のメモリレジス タ１９１Ｃ始まって、最後的に最後のメモリレジスタ１９に終わる。その際、基 準レジスタの後に配置されている比較レジスタの内容が、基準レジスタの１だけ 減分された内容と比較される。最終的にその都度の基準レジスタにおけるそれぞ れのプログラム動作過程において内容比較の際の一致の総計が形成されかつ一時 記憶される。更に最後に呼び出された基準レジスタに属する一致の総計が、その 前の基準レジスタの一致の和と比較されかつ最終的に最大の一致総計を有する基 準レジスタがめられる。１５という最大の一致総計には、最後の計数パルスが書 き込まれた基準レジスタによってその都度達する。そこでこのようにしてめられ た基準レジスタの内容を介して、マイクロコンピュータ１５によって、検出され た計数パルスＩ２の和をめかつ従って計数状態を計°算しかつ指示することがで きる。第５図のフローチャートによれば例えば４３番目の計数パルスの後メモリ １６の内容が読み出されかつ指示される。その際レジスタＯ及び１はそれぞれ内 容２を有しかつ残りのレジスタ２乃至１４は内容３を有する（第２図）。

第５図のフローチャートの説明に対して次のことが成り立つ： ｉ＝基準レジスタに対するポインタ ｅｉ＝基準レジスタの内容 ａ＝比較内容 に＝比較レジスタに対するポインタ ｅｋ＝比較レジスタの内容 １＝最大の一致回数を有するレジスタに対するポインタ２＝一致計数器 Ｚｍａｘ　＝最大値計数器 Ｘ＝メそり内容（＝計算された計数状態）そこでメモリ内容をめるために第１の プログラムステップにおいてマイクロコンピュータ１５の一時メモリ２２におけ る最大値計数器（Ｚｍａｘ　）が零にセットされかつステップ３６においてポイ ンタｉが比較のために選択された基準レジスタに対してｎ−１＝１４にセットさ れ、その際選択すべきレジスタの数はｎ＝１５である。ステップ３７において一 致計数器がＺ＝ｏにセットされかつステップ３８において基準レジスタの内容ｅ ｉが比較内容ａとして一時記憶される。これはこの場合レジスタ１４において内 容３である。それからステップ３９においてレジスタ１４がまず基準レジスタと 同時に比較レジスタをも形成するように、比較レジスタに対するポインタｋが同 様１４にセットされる。

それ故にステップ４０において、比較レジスタの内容ｅｋが比較内容ａと一致す ることが検出される。それからステップ４１において一致計数器２のそれまでの 内容（Ｚ＝Ｏ）が１だけ高められかつステップ４２において、比較レジスタに対 する計数、器ｋが基準レジスタの計数状態ｉと一致するかが検査される。この場 合それに該当するので、ステップ４３において、その前にあった比較レジスタ（ レジスタ０乃至１３）が１だけ小さな内容を有する場合に対してのみ最大の一致 総計が得られるように、それまでの比較内容ａ＝３が１だけ減分される。ステッ プ４４において比較レジスタに対するポインタには１だげ減分され、その結果以 後レジスタ１３が比較レジスタとして用いられる。ステップ４５において、比較 レジスタに対するポインタｋがまだ零以下でないかどうかが検査される。そうで なければ、それからループ２８においてステップ４０乃至４４が新だに実行され る。

しかしレジスタ１３の内容ｅｋが新たな比較内容ａ＝２と一致しなければ、ステ ップ４０の後、ステップ４１を飛び越えることによって、一致計数器２は高めら れない。そこで更に比較レジスタ１３がもはや基準レジスタ１４と一致しなげれ ば、ステップ４３も飛び越されかつステップ４４において比較レジスタに対する ポインタｋが１２にセットされる。それからステップ４５によって新たに、比較 レジスタ１２に対するステップ４０乃至４４を有するループ２８が実行されかつ 同様に比較内容との一致は検出されない。同じことが比較レジスタ１１．１０・ ・・２まで繰り返され、その後比較レジスタに対するポインタにはＩＶｃセット される。ステップ４３を経てもう一度ステップ４０乃至必を有するループ２８が 実行されるが、その際今や比較レジスタ内容ｅｋは比較内容ａ＝２と一致する。

そこでステップ４１において結果的に一致計数器２は１だけ高められて２になる 。比較レジスタとしてレジスタ０を有する最後のループ実行においても一致が検 出されかつ従って計数器２は３に高められる。そこでステップ４５においてルー プを離れかつステップ４６において一致計数器２の内容がその前に０にセットさ れた最大値計数器Ｚｍａｘと比較されかつ新たな一致最大値が検出される。ステ ップ４７において一致計数器２の内容が最大値計数器に転送されかつステップ４ ８において基準レジスタのポインタｉが最大の一致総計値を有するレジスタに対 するポインタｊとして一時記憶される。

それからステップ４９において基準レジスタに対するポインタｉが１だけ減分さ れかつ引き続くステップ５０において、既に全部のメモリレジスタ１９が基準レ ジスタとして呼出されたかどうかが検査される。そうでない限り、その都度その 前のメモリレジスタ１９が新たな基準レジスタとして基準レジスタポインタｉに よって選択されかつループ５１を介して第５図のフローチャートのプログラムス テップ３７に飛び越しが行われる。

その結果そこでフローチャートの新たな動作過程において基準レジスタとしての レジスタ１３が残りのメモリレジスタ１９と比較されかつその際一致計数器２に おいて比較内容ａを有するこれら比較レジスタ内容ｅｋの一致回数が一時記憶さ れる。即ちそこではその場合レジスタ１４，１３．１及び０にて一致が生じる。

その結果最大値計数器はステップ４７において４にセットされかつステップ４８ において以後レジスタ１３がそれまで最高の一致総計を有するレジスタとして検 出されかつポインタｉによって一時記憶される。

ループ５１を介する次のプログラム動作過程において引き続きレジスタ１２が新 たな基準レジスタとして選択されかつその際５回の一致、即ちレジスタ１４゜１ ３．１２．１及び０によって検出される。最大値計数器Ｚｍａｘがステップ４７ において新たに高められる。

この過程はまず、ループ５１を介するその都度新たなプログラム動作過程によっ て繰り返される。基準レジスタとしてのレジスタ２において最終的に全部で１５ のメモリレジスタ１９においてその都度の比較内容ａを有する一致が検出されか つ最大値計数器はステップ４７において１５にセットされる。ステップ４８にお いてレジスタ２が最大−散散を有するレジスタとして一時記憶される。それから ステップ４９においてレジスタ１は新たな基準レジスタとして選択されかつルー プ５１を介して今やまだ一致のみ検出される。その結果一致計数器２はもはや新 たな最大値に達しないので、ステップ４６の後ステップ４７及び４８を飛び越し かつループ５１の最後の動作過程において以後レジスタ０が新たな基準レジスタ として選択される。このためにも比較レジスタとの新たな一致最大値が生じない 。

それからステップ４９において基準レジスタに対するポインタｉが１だけ減分さ れかつ従って零を下回る。

それからステップ５０において、全部のメモリレジスタ１９が基準レジスタとし て選択されかつその都度比較レジスタと関連付けられたことが検出される。従っ て今やステップ４８において一時記憶されたポインタｊが最大の一致総計を有す るレジスター例えばレジスタ２を指示する。それは、最後の計数パルス−例えば パルス４３−が読み込まれたメモリレジスタ１９である。それからステップ５２ においてマイクロコンピュータ１５によってメモリレジスタ１９の数ｎ（＝１５ ）と、最大−散散Ｚｍａｘを有するレジスタ２の内容ｅｉ（＝３）と請求められ たレジスタ２に対するポインタｊ（＝２）の位置とから、メモリ１９の内容Ｘが 次の式に従ってめられる： Ｘ＝ｎｘ町−ｊ Ｘ　＝　１５Ｘ３−２＝４３ それからステップ５３においてマイクロコンピュータ１５によってこの値並びに 前置分周器１２の内容からキロメータ状態が計算される。２ｂ毎にだけ計数パル スがメモ１Ｊ１９に書き込まれるので、結果的にめられた値Ｘが２と乗算されか つ分周器１２の計数状態に応じて計算された値が更に１だけ高められる。最後に ステップ５４においてこのようにしてめられたキロメータ状態がマイクロコンピ ュータ１５によってディスプレイ１７上に指示される。

メモリ１９としてＥＥＰＲＯＭのメモリセルは目下の所の製造者の指定に従って たった１００００回のオーバライドしか保証せずかつ更に１５番目の計数パルス の後その都度レジスタのメモリセルは循環的に消去され渇かつ新たに書き込まれ るので、この実施例において最大でＸ＝１５００００の計数パルス結果、従って 最大で３００００Ｋｍの距離状態が生じる。これでは不十分と考えれば、最大計 数状態を、例えばマイクロコンピュータ１５における前置分局器１２が３ｈ毎に 乃至４又は５ＫＭ毎に計数パルスをメそり１６に送出するようにすることで高め ることは難な（可能である。それからプログラムステップ５３（第５図）におい て分周器１２の内容を使用してメモリ内容Ｘに相応して正しいキロメータ状態に 換算されなければならない。分周器１２の内容によって同様、キロメータ状態に おいて小数点以下の第１の桁をディスプレイ１７上に一緒に指示することもでき る。同様に図示されていない方法で、付加的なメモリ乃至相応の計数レジスタを 日毎のキロメータ計数器として使用することもできる。その場合その内容をディ スプレイ１７上に指示することができる。

本発明の回路装置により、個々のメモリセルにおけるエラーが最大でもメモリ内 容の、Ｘ＝±１の最小の偏差にしかならない。例えばレジスタ１４が一第３図・ 　において括弧内に図示されているように−メモリセル５において誤った情報（ １）を有しているとすれば、このレジスタ１４に２進２元コードにおいて誤った 内容ｅ＝１９が生じる。それから第５図のフローチャートによる内容検出の際基 準レジスタ、同時に比較レジスタとしてのレジスタ１４に対して内容一致が生じ る。

それから確かに基準レジスタとして別のメモリレジスタ１９が使用される場合、 比較レジスタとの一致の総数２がその都度１だげ低減されているが、引き続きレ ジスタ２は最大の一致を有する基準レジスタであり、その結果ステップ５２（第 ５図）においてこのレジスタの変わらない内容ｅｊを介しエメモリ内容Ｘが正し くめられる。この場合メモリセルにおける誤った情報が誤った結果を導かない。

それからレジスタ１４の新たなオーバライドの際メそリセル５の内容は再び補正 されかつこのメモリセルにおいて一時的に発生したエラーは、最大値計数器Ｚｍ ａｘの計数状態を一時的に１だけ低減するにすぎず、計算されるメモリ内容Ｘに は何の影響も及ぼさない。

相応のことが、レジスタ内容ｅを１単位だけ異ならしめることになる両側の２つ のレジスタを除いて、残りのメモリレジスタ１９の別のメモリセルにおける誤っ た情報に対しても当てはまる。上記例外とは例えばメモリ内容Ｘ＝４３１ｃおい てレジスタ１及び２である。

例えばレジスタ２において第５のセルに誤った情報が発生したとすると、第５図 のプログラム動作過程においてレジスタ２が基準レジスタと同時に比較レジスタ として一致を有することになる。そこでｚ＝１４の最大の一致は、基準レジスタ としてレジスタ３において発生することになる。これによりプログラムステップ ５２においてメモリ内容Ｘに対して−１のエラーが生じる。その理由は、レジス タ３に読み込まれた４３番目の計数パルスがそこではもはや検出できないからで ある。例えばレジスタ１のメモリセ／Ｉ／１に誤った情報が発生し、その結果こ のレジスタの内容ｅ＝２がそこで３に高められたときには、＋１の誤指示が生じ ることになる。第５図の７コーチヤートによれば今やルジスタ１が基準レジスタ として比較レジスタとの一致の最大総計を得ること忙なりかつメモリ内容Ｘをめ るプログラムステップ５２においてこのレジスタ１を介して計数パルスが余分に められることになる。

実施例によれば、個々の計数パルスは２進の２元コードにより循環的にメモリレ ジスタ１９に読み込まれる。２元コードに代わって別の２進コードを使用するこ ともできる。その際、使用コードが計数パルスの記憶のためにのみ使用されるの ではなく、レジスタ内容を呼び出すためにも使用されることが考慮されなければ ならない。例えば６４Ｘ１６　ｂｉｔ　ＥＥＰＲＯＭであるもつと大きなメモリ １６が使用される場合、メモリ内容を６４００００の計数パルスに拡大すること ができる。

それ故に本発明の回路装置の使用は車両のキロメータ計数器に限定されず、一般 に電子計数回路として使用可能である。従ってこの種の回路装置を用いて、少な くとも１０年にわたってその内容が消失することなくかつその内容の精度がメモ リ１６の個々のセルにおけるエラー情報当たり最大１単位の偏差までに制限され る作動時間計数器、量計数器、流量計数器等を実現することができる。

補正書の翻訳文提出書（特許法第１８４条の８）昭和６３年１月１ｚ日 特許庁長官　小　川　邦　夫　殿 ＰＣＴ／ＤＥ　８６１００２４５ ２、発明の名称 電気的な計数・ぞルスの加算、記憶及び再生回路装置３、特許出願人 名称　ローベルト　２ツシユ　ゲゼルシャフト　ミットペシュレンクテル　ハフ ラング ４、代理人 住　所　〒１００東京都千代田区丸の内３丁目３番１号５、補正書の提出年月日 昭和６２年４月２３日 ６、添付書類の目録 請　求　の　範　囲 １．育利には、直接またはパルス分周器（１２）を介して計数パルスとしてサイ クリックコードにおいて複数の、オーバライド可能な、非揮発性のメモリ　（１ ６）のメモリレジスタ　（１９）に書き込まれかつその内容が前記計数パルスの 和として前記メモリから循環的に読み出されかつディスプレイを介して光学的に 指示されるパルスを送出する信号発生器（ｌＯ）からの電気的な計数パルスを加 算、記憶及び再生するための回路装置において、 ａ）該回路装置に、制御回路（１３）が設けられており、該制御回路は第１のメ モリレジスタ　（１９）に始まってその都度新たな計数パルス　（Ｉ２）を次に 続くメモリレジスタ　（１９）に書き込み、ｂ）最後のメモリレジスタ　（１９ ）に達した後、次の計数パルス　（１）によって第１及びそれからその都度続く メモリレジスタ　（１９）の内容をその都度１単位だけ高め、 Ｃ）かつ前記制御回路（１３）は更に、前記メモリ（１６）の内容（Ｘ）の循環 的な読み出しの際、最後の計数パルス　（１）が書き込まれたメモリレジスタ　 （１９）の内容（ｅ、）及び桁Ｕ　）によコ ってアルゴリズムに従って前記書き込まれた計数パルス（１）の和をめることを 特徴とする電気的な計数パルスの加算、記憶及び再生回路装置。

２、制御回路（１３）は計数パルス（１）を２進コ−ドに従って個々のメモリレ ジスタ　（１９）に書き込む請求の範囲第１項記載の回路装置。

３、　メモリ　（１６）は、それぞれ１６のメモリ場所（ｂｉｔ　）を有する１ ６のメモリレジスタ　（１９）に分割されておりかつ制御線（１８）を介して制 御回路（１３）並びにデータ入力及び出カニニット　（１４）に接続されている Ｉ　６　ｘ　１６　ＥＥＰＲＯＭである請求の範囲第１項及び第２項に記載の回 路装置。

４、制御回路（１３）は、メモリ　（１６）の内容（Ｘ）の循環的な読み出しの 際、個々のメモリレジスタ（１９）の内容（ｅ　）の相互比較により、最後の計 数パルス　（Ｉ２）が書き込まれたメモリレジスタ　（１９）をめる請求の範囲 第１項から第３項までのいずれか１項に記載の回路装置。

５、制御回路（１３）はステップ毎に順番に、第１のメモリレジスタ　（１９） から始まってかつ最後のメモリレジスタ　（１９）に終わる、基準レジスタ　（ ｉ）としてのメモリレジスタ　（１９）のその都度１つの内容を、比較レジスタ 　（ｋ　）としてのすべてのメモリレジスタ　（１９）の内容と比較し、かつ前 記制御回路は基準レジスタの後に配置されている比較レジスタ　（ｋ）の内容（ ｅｋ）を基準レジスタ　（ｉ　）の、１だけ減分された比較内容（ａ　）と比較 しかつ前記制御回路は比較の際一致の総数（Ｚ）を形成しかつ一時記憶する請求 の範囲第４項記載の回路装置。

６、制御回路（１３）は、その都度呼び出された基準レジスタ　（ｉ　）に対応 している一致の総数（Ｚ）をその前に呼び出された基準レジスタ　Ｕ　）に対応 している最大の一致総数（Ｚ　）と比較し、かつそａｘ のうち最大の一致総数（Ｚ　）を有する基準レジａｘ スタ　Ｕ　）をめ、一時記憶しかつその内容（ｅ、）コ を介してメモリ　（１６）に読み込まれた計数パルス（Ｉ　）の総数を検出する 請求の範囲第５項に記載の回路装置。

７、制御回路（１３）は計数パルス（１）を２元コ−ドにおいて個々のメモリレ ジスタ　（１９）に書き込む請求の範囲第１項から第６項までのいずれか１項に 記載の回路装置。

８、制御回路（１３）並びにデータ入力及び出カニニット　（１４）は、マイク ロコンピュータ　（１５）に統合されている請求の範囲第１項から第７項までの いずれか１項に記載の回路装置。

９、信号発生器（１０）に、分周器（１２）が後置接信号が、メモリ　（Ｉ６） に対する計数パルス　（Ｉ２）に分周される請求の範囲第１項から第８項までの いずれか１項に記載の回路装置。

国際調交報告 メー＜：ＺＡ’：Ｏ’Ｑ’Ｆ、Ｅ：＞：：ＥＦ！；ＡＴ：Ｃ二’、ＡＬＳＥＡｌ ｏＦ、ＲＥＰＣＲ？ＣＭ

Claims (9)

【特許請求の範囲】
1. １．有利には、直接またはパルス分周器を介して計数パルスとしてサイクリック コードにおいて複数の、オーパライト可能な、非揮発性のメモリのメモリレジス タに書き込まれかつその内容が前記計数パルスの和として前記メモリから循環的 に読み出されかつディスプレイを介して光学的に指示されるパルスを送出する信 号発生器からの電気的な計数パルスを加算、記憶及び再生するための回路装置に おいて、該回路装置に、第１のメモリレジスタ（１９）に始まつてその都度新た な計数パルス（ＩＺ）を次に続くメモリレジスタ（１９）に書き込みかつ最後の メモリレジスタ（１９）に達した後、次の計数パルス（ＩＺ）によつて第１及び それからその都度続くメモリレジスタ（１９）の内容をその都度１単位だけ高め る制御回路（１３）を設けたことを特徴とする電気的な計数パルスの加算、記憶 及び再生回路装置。
2. ２．制御回路（１３）は計数パルス（ＩＺ）を２進コードに従つて個々のメモリ レジスタ（１９）に書き込む請求の範囲第１項記載の回路装置。
3. ３．メモリ（１６）は、それぞれ１６のメモリ場所（ｂｉｔ）を有する１６のメ モリレジスタ（１９）に分割されておりかつ制御線（１８）を介して制御回路（ １３）並びにデータ入力及び出力ユニット（１４）に接続されている１６×１６ ＥＥＰＲＯＭである請求の範囲第１項及び第２項に記載の回路装置。
4. ４．制御回路（１３）は、メモリ（１６）の内容（Ｘ）の循環的な読み出しの際 、個々のメモリレジスタ（１９）の内容（ｅ）の相互比較により、最後の計数パ ルス（ＩＺ）が書き込まれたメモリレジスタ（１９）を求めかつ該メモリレジス タ（１９）の内容（ｅｊ）を用いてアリゴリズムに従つて、書き込まれた計数パ ルス（ＩＺ）の和を求めかつ指示する請求の範囲第１項から第３項のいずれか１ 項に記載の回路装置。
5. ５．制御回路（１３）はステツプ毎に順番に、第１のメモリレジスタ（１９）か ら始まつてかつ最後のメモリレジスタ（１９）に終わる、基準レジスタ（ｉ）と してのメモリレジスタ（１９）のその都度１つの内容を、比較レジスタ（ｋ）と してのすべてのメモリレジスタ（１９）の内容と比較し、かつ前記制御回路は基 準レジスタの後に配置されている比較レジスタ（ｋ）の内容（ｅｋ）を基準レジ スタ（ｉ）の、１だけ減分された比較内容（ａ）と比較しかつ前記制御回路は比 較の際一致の総数（Ｚ）を形成しかつ一時記憶する請求の範囲第４項記載の回路 装置。
6. ６．制御回路（１３）は、その都度呼び出された基準レジスタ（ｉ）に対応して いる一致の総数（Ｚ）をその前に呼び出された基準レジスタ（ｊ）に対応してい る最大の一致総数（Ｚｍａｘ）と比較し、かつそのうち最大の一致総数（Ｚｍａ ｘ）を有する基準レジスタ（ｊ）を求め、一時記憶しかつその内容（ｅｊ）を介 してメモリ（１６）に読み込まれた計数パルス（ＩＺ）の総数を検出する請求の 範囲第５項に記載の回路装置。
7. ７．制御回路（１３）は計数パルス（ＩＺ）を２元コードにおいて個々のメモリ レジスタ（１９）に書き込む請求の範囲第１項から第６項のいずれか１項に記載 の回路装置。
8. ８．制御回路（１３）並びにデータ入力及び出力ユニツト（１４）は、マイクロ コンピュータ（１５）に統合されている請求の範囲第１項から第７項までのいず れか１項に記載の回路装置。
9. ９．信号発生器（１０）に、分周器（１２）が後置接続されており、該分局器に よつて前記信号発生器の信号が、メモリ（１６）に対する計数パルス（ＩＺ）に 分周される請求の範囲第１項から第８項までのいずれか１項記載の回路装置。