JPS6350979A - デイジタルデ−タ伝送装置 - Google Patents
デイジタルデ−タ伝送装置Info
- Publication number
- JPS6350979A JPS6350979A JP19383286A JP19383286A JPS6350979A JP S6350979 A JPS6350979 A JP S6350979A JP 19383286 A JP19383286 A JP 19383286A JP 19383286 A JP19383286 A JP 19383286A JP S6350979 A JPS6350979 A JP S6350979A
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- JP
- Japan
- Prior art keywords
- data
- signal
- address signal
- code
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばディジタルＶＴＲに適用されるディ
ジタルデータ伝送装置、特に、同期信号及びアドレス信
号の付加に関する。
ジタルデータ伝送装置、特に、同期信号及びアドレス信
号の付加に関する。
所定長のデータ毎に同期信号及びアドレス信号が付加さ
れるディジタルデータ伝送装置において、この発明では
、ｎビットのアドレス信号ＡＤが例えば反転されてｎビ
ットの冗長コードＡＤ’が形成され、このアドレス信号
ＡＤ及び冗長コードＡＤ′のビットの順序が並び替えら
れ、この並び替えられた信号（ＡＤ＋ＡＤ′）が所定長
のデータ毎に付加され、同期信号及びアドレス信号の伝
送とアドレス信号のエラーに対する保護とがなされる。
れるディジタルデータ伝送装置において、この発明では
、ｎビットのアドレス信号ＡＤが例えば反転されてｎビ
ットの冗長コードＡＤ’が形成され、このアドレス信号
ＡＤ及び冗長コードＡＤ′のビットの順序が並び替えら
れ、この並び替えられた信号（ＡＤ＋ＡＤ′）が所定長
のデータ毎に付加され、同期信号及びアドレス信号の伝
送とアドレス信号のエラーに対する保護とがなされる。
従来のディジタルＶＴＲでは、所定長のビデオデータ毎
に、同期信号及びアドレス信号が付加されている。同期
信号は、データの区切りを示すために挿入され、アドレ
ス信号は、１フイールド内のアドレスを示すために挿入
されている。第４図は、従来のデータ構成を示す。第４
図Ａに示す例では、データと区別できる固定のビットパ
ターン（ｎビット）の同期信号５ＹＮＣとｎビットのア
ドレス信号ＡＤとが所定長（１ブロツクと称する）のデ
ータの先頭に付加されている。第４図Ｂに示す例では、
ｎビットの固定のビットパターンの同期信号５ＹＮＣと
ｎビットのアドレス信号ＡＤとこのアドレス信号ＡＤの
エラーを検出するエラー検出符号のｍビットのチェック
コード（パリティと称する〉Ｐとが付加されている。
に、同期信号及びアドレス信号が付加されている。同期
信号は、データの区切りを示すために挿入され、アドレ
ス信号は、１フイールド内のアドレスを示すために挿入
されている。第４図は、従来のデータ構成を示す。第４
図Ａに示す例では、データと区別できる固定のビットパ
ターン（ｎビット）の同期信号５ＹＮＣとｎビットのア
ドレス信号ＡＤとが所定長（１ブロツクと称する）のデ
ータの先頭に付加されている。第４図Ｂに示す例では、
ｎビットの固定のビットパターンの同期信号５ＹＮＣと
ｎビットのアドレス信号ＡＤとこのアドレス信号ＡＤの
エラーを検出するエラー検出符号のｍビットのチェック
コード（パリティと称する〉Ｐとが付加されている。
第４図Ａに示すデータ構成と第４図Ｂに示すデータ構成
とを比較すると、冗長度が第４図Ａに示すデータ構成の
方が低く、アドレス信号のエラーの検出が第４図Ｂに示
すデータ構成の方が容易である。第４図Ａに示すデータ
構成では、アドレスの変化の規則性を調べる等、再生さ
れたアドレス信号ＡＤ自体を用いてエラー検出がなされ
るので、ハードウェアの規模が大きくなり、検出精度が
低い問題がある。
とを比較すると、冗長度が第４図Ａに示すデータ構成の
方が低く、アドレス信号のエラーの検出が第４図Ｂに示
すデータ構成の方が容易である。第４図Ａに示すデータ
構成では、アドレスの変化の規則性を調べる等、再生さ
れたアドレス信号ＡＤ自体を用いてエラー検出がなされ
るので、ハードウェアの規模が大きくなり、検出精度が
低い問題がある。
従って、この発明の目的は、冗長度が高くならず、また
、エラー検出の精度を高くすることができるディジタル
データ伝送装置を提供することにある。
、エラー検出の精度を高くすることができるディジタル
データ伝送装置を提供することにある。
この発明では、アドレス信号ＡＤを発生するアドレス発
生回路１と、アドレス信号ＡＤから冗長コードＡＤ’を
形成するインバータ３と、アドレス信号ＡＤ及び冗長コ
ードＡＤ′に夫々含まれるビットの順序を並び替え、こ
の並び替えられた信号（ＡＤ＋ＡＤ′）を１ブロツクの
データ毎に付加する加算回路６とが備えられている。
生回路１と、アドレス信号ＡＤから冗長コードＡＤ’を
形成するインバータ３と、アドレス信号ＡＤ及び冗長コ
ードＡＤ′に夫々含まれるビットの順序を並び替え、こ
の並び替えられた信号（ＡＤ＋ＡＤ′）を１ブロツクの
データ毎に付加する加算回路６とが備えられている。
信号（ＡＤ＋ＡＤ’）のビット数は、２ｎビツトであり
、固定のピントパターンの同期信号とアドレス信号とを
付加するデータ構成と冗長度が同じである。受信側にお
いて、送信側の並び替えと相補的な並び替えを行い、所
定の規則に合致している２ｎビツトの信号の存在を検出
することにより、同期信号を抽出することができる。こ
の同期信号のタイミングでアドレス信号ＡＤがラッチさ
れる。アドレス信号ＡＤが同期信号として用いられてお
り、また、アドレス信号ＡＤのエラーの有無が冗長コー
ドＡＤ’により検出される。
、固定のピントパターンの同期信号とアドレス信号とを
付加するデータ構成と冗長度が同じである。受信側にお
いて、送信側の並び替えと相補的な並び替えを行い、所
定の規則に合致している２ｎビツトの信号の存在を検出
することにより、同期信号を抽出することができる。こ
の同期信号のタイミングでアドレス信号ＡＤがラッチさ
れる。アドレス信号ＡＤが同期信号として用いられてお
り、また、アドレス信号ＡＤのエラーの有無が冗長コー
ドＡＤ’により検出される。
以下、この発明の一実施例について図面を参照して説明
する。第１図は送信側（記録側）の構成を示し、１がア
ドレス発生回路である。アドレス発生回路１は１．端子
２からのクロックパルスを用いて、ブロック毎に歩進す
るアドレス信号ＡＤを発生する。アドレス信号ＡＤは、
ｎビット例えば１６ビントのコード信号であり、アドレ
ス発生回路１から並列コードとして発生する。ディジタ
ルカラービデオ信号を記録／再生するディジタルＶＴＲ
の場合では、アドレス信号ＡＤが１フイールド毎に初期
値にリセットされる。このアドレス信号ＡＤがインバー
タ３及び並び替え回路４に夫々供給される。
する。第１図は送信側（記録側）の構成を示し、１がア
ドレス発生回路である。アドレス発生回路１は１．端子
２からのクロックパルスを用いて、ブロック毎に歩進す
るアドレス信号ＡＤを発生する。アドレス信号ＡＤは、
ｎビット例えば１６ビントのコード信号であり、アドレ
ス発生回路１から並列コードとして発生する。ディジタ
ルカラービデオ信号を記録／再生するディジタルＶＴＲ
の場合では、アドレス信号ＡＤが１フイールド毎に初期
値にリセットされる。このアドレス信号ＡＤがインバー
タ３及び並び替え回路４に夫々供給される。
インバータ３において、アドレス信号ＡＤの各ビットが
反転され、冗長コードＡＤ′がインバータ３から並列コ
ードとして発生する。この冗長コードＡＤ”が並び替え
回路４に供給される。並び替え回路４は、２ｎビツトの
並列入力の各ビットの位置を所定の変換規則に従って変
更し、２ｎビツトの並列出力を発生する。２ｎビツト例
えば３２ビツトの振りまき方としては、第１に受信側に
おいて同期信号の位相をデータと区別して確実に検出で
き、第２に直列データに変換された時に低域の周波数成
分が小さい方法が望ましい。
反転され、冗長コードＡＤ′がインバータ３から並列コ
ードとして発生する。この冗長コードＡＤ”が並び替え
回路４に供給される。並び替え回路４は、２ｎビツトの
並列入力の各ビットの位置を所定の変換規則に従って変
更し、２ｎビツトの並列出力を発生する。２ｎビツト例
えば３２ビツトの振りまき方としては、第１に受信側に
おいて同期信号の位相をデータと区別して確実に検出で
き、第２に直列データに変換された時に低域の周波数成
分が小さい方法が望ましい。
この並び替え回路４の出力信号が並列→直列変換回路５
に供給され、直列データに変換される。
に供給され、直列データに変換される。
並列→直列変換回路５からの信号（ＡＤ＋ＡＤ′）が加
算回路６に供給され、データの各ブロックの先頭に付加
される。
算回路６に供給され、データの各ブロックの先頭に付加
される。
第３図は、加算回路６から得られる記録データを示す。
■ブロックには、例えばカラービデオデータ、エラー訂
正符号のチェックコード等のデータとこのデータの先頭
に付加された２ｎビツトの信号（ＡＤ＋ＡＤ′）とが含
まれている。この記録データは、必要に応じてチャンネ
ルコーディングの処理をされ、図示せずも、記録アンプ
、回転トランスを介して回転ヘッドに供給され、また、
回転ヘッドにより磁気テープ上に記録される。
正符号のチェックコード等のデータとこのデータの先頭
に付加された２ｎビツトの信号（ＡＤ＋ＡＤ′）とが含
まれている。この記録データは、必要に応じてチャンネ
ルコーディングの処理をされ、図示せずも、記録アンプ
、回転トランスを介して回転ヘッドに供給され、また、
回転ヘッドにより磁気テープ上に記録される。
磁気テープから再生され、回転トランス及び再生アンプ
を介された再生データが第２図に示される受信側（再生
側）の入力端子１０に供給される。
を介された再生データが第２図に示される受信側（再生
側）の入力端子１０に供給される。
再生データがクロック抽出回路１１に供給され、再生デ
ータと同期したクロックが抽出される。クロック抽出回
路１１からのデータが直列−並列変換回路１２に供給さ
れ、２ｎビツトの並列データに変換される。この直列→
並列変換回路１２は、クロック抽出回路１１により抽出
されたクロックを用いて変換動作を行う。
ータと同期したクロックが抽出される。クロック抽出回
路１１からのデータが直列−並列変換回路１２に供給さ
れ、２ｎビツトの並列データに変換される。この直列→
並列変換回路１２は、クロック抽出回路１１により抽出
されたクロックを用いて変換動作を行う。
直列−並列変換回路１２からの２ｎビツトの並列データ
が並び替え回路１３に供給される。この並び替え回路１
３は、送信側に設けられている並び替え回路４と相補的
な並び替えの処理を行う。
が並び替え回路１３に供給される。この並び替え回路１
３は、送信側に設けられている並び替え回路４と相補的
な並び替えの処理を行う。
従って、並び替え回路１３からは、ｎビットの一対のコ
ード信号が夫々得られる。この一対のコード信号がイク
スクルーシブＯＲゲート群１４に供給され、一方のコー
ド信号がラッチ１５に供給される。
ード信号が夫々得られる。この一対のコード信号がイク
スクルーシブＯＲゲート群１４に供給され、一方のコー
ド信号がラッチ１５に供給される。
イクスクルーシブＯＲゲート群１４には、ｎ個のイクス
クルーシプ○Ｒゲートが含まれている。
クルーシプ○Ｒゲートが含まれている。
このイクスクルーシブＯＲゲートには、一対のコード信
号の対応するビットが夫々供給される。イクスクルーシ
ブＯＲゲート群１４のｎ個のイクスクルーシブＯＲゲー
トから発生したｎビットの出力コードがＡＮＤゲート１
６に供給される。
号の対応するビットが夫々供給される。イクスクルーシ
ブＯＲゲート群１４のｎ個のイクスクルーシブＯＲゲー
トから発生したｎビットの出力コードがＡＮＤゲート１
６に供給される。
前述のように、アドレス信号ＡＤと冗長コードＡＤ’と
は、相補的な関係にあるので、並び替え回路１３からの
一対のコード信号が相補的な場合には、ｎ個のイクスク
ルーシブＯＲゲートの全ての出力が”１”となる。従っ
て、ＡＮＤゲート１６の出力信号が“１″となる。この
ＡＮＤゲート１６の“１″の出力信号が同期信号５ＹＮ
Ｃとして用いられる。また、ラッチ１５は、ＡＮＤゲー
ト１６の出力信号が“１″の時に並び替え回路１３から
のｎビットのコードをラッチする。従って、ラッチ１５
からアドレス信号ＡＤが得られる。ＡＮＤゲート１６か
らの同期信号５ＹＮＣ及びラッチ１５からのアドレス信
号ＡＤが再生側のデータ処理に用いられる。
は、相補的な関係にあるので、並び替え回路１３からの
一対のコード信号が相補的な場合には、ｎ個のイクスク
ルーシブＯＲゲートの全ての出力が”１”となる。従っ
て、ＡＮＤゲート１６の出力信号が“１″となる。この
ＡＮＤゲート１６の“１″の出力信号が同期信号５ＹＮ
Ｃとして用いられる。また、ラッチ１５は、ＡＮＤゲー
ト１６の出力信号が“１″の時に並び替え回路１３から
のｎビットのコードをラッチする。従って、ラッチ１５
からアドレス信号ＡＤが得られる。ＡＮＤゲート１６か
らの同期信号５ＹＮＣ及びラッチ１５からのアドレス信
号ＡＤが再生側のデータ処理に用いられる。
なお、アドレス信号ＡＤから冗長コードＡＤ”を形成す
る方法としては、ビットの反転以外、より複雑なコーデ
ィングが使用できる。
る方法としては、ビットの反転以外、より複雑なコーデ
ィングが使用できる。
この発明に依れば、固定のビットパターンの同期信号と
アドレス信号とを付加する第４図Ａに示す従来のデータ
構成と比較して、同じ冗長度であってアドレス信号のエ
ラー検出を行うことができる。また、この発明に依れば
、アドレス信号に対してエラー検出用のチェックコード
を付加する第４図Ｂに示す従来のデータ構成と比較して
チェックコードが不要であり、冗長度を低くすることが
できる。更に、擬似同期信号が発生する確率は、固定の
ビットパターンの同期信号を使用する場合と同じ（１／
２” ）である。
アドレス信号とを付加する第４図Ａに示す従来のデータ
構成と比較して、同じ冗長度であってアドレス信号のエ
ラー検出を行うことができる。また、この発明に依れば
、アドレス信号に対してエラー検出用のチェックコード
を付加する第４図Ｂに示す従来のデータ構成と比較して
チェックコードが不要であり、冗長度を低くすることが
できる。更に、擬似同期信号が発生する確率は、固定の
ビットパターンの同期信号を使用する場合と同じ（１／
２” ）である。
第１図はこの発明の一実施例の送信側のブロック図、第
２図はこの発明の一実施例の受信側のブロック図、第３
図はこの発明の一実施例のデータ構成を示す路線図、第
４図は従来のデータ構成の説明に用いる路線図である。 図面における主要な符号の説明 １ニアドレス発生回路、 ３：インバータ、４：並び替
え回路、 ６：加算回路。
２図はこの発明の一実施例の受信側のブロック図、第３
図はこの発明の一実施例のデータ構成を示す路線図、第
４図は従来のデータ構成の説明に用いる路線図である。 図面における主要な符号の説明 １ニアドレス発生回路、 ３：インバータ、４：並び替
え回路、 ６：加算回路。
Claims (1)
- 【特許請求の範囲】 所定長のデータ毎に同期信号及びアドレス信号が付加
されるディジタルデータ伝送装置において、アドレス信
号を発生する手段と、 上記アドレス信号を所定の規則に従って変換し、冗長コ
ードを形成する手段と、 上記アドレス信号及び上記冗長コードに夫々含まれるビ
ットの順序を並び替え、この並び替えられたデータを所
定長のデータ毎に付加する手段とを備えたことを特徴と
するディジタルデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19383286A JPH0831251B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルデ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19383286A JPH0831251B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルデ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350979A true JPS6350979A (ja) | 1988-03-03 |
| JPH0831251B2 JPH0831251B2 (ja) | 1996-03-27 |
Family
ID=16314479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19383286A Expired - Fee Related JPH0831251B2 (ja) | 1986-08-19 | 1986-08-19 | デイジタルデ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831251B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490335A (en) * | 1987-09-29 | 1989-04-06 | Aisin Seiki | Human body privates washing apparatus |
-
1986
- 1986-08-19 JP JP19383286A patent/JPH0831251B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490335A (en) * | 1987-09-29 | 1989-04-06 | Aisin Seiki | Human body privates washing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831251B2 (ja) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |