JPS6351276B2 - - Google Patents
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- Publication number
- JPS6351276B2 JPS6351276B2 JP55070271A JP7027180A JPS6351276B2 JP S6351276 B2 JPS6351276 B2 JP S6351276B2 JP 55070271 A JP55070271 A JP 55070271A JP 7027180 A JP7027180 A JP 7027180A JP S6351276 B2 JPS6351276 B2 JP S6351276B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit section
- data
- terminals
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は集積回路チツプに関する。
従来の集積回路チツプは、メモリ−アレイ回路
部が論理回路部により囲まれた構成を有してお
り、前記チツプの入出力端子から前記メモリ−ア
レイ回路部を直接アクセスすることができない。
部が論理回路部により囲まれた構成を有してお
り、前記チツプの入出力端子から前記メモリ−ア
レイ回路部を直接アクセスすることができない。
このような従来の集積回路チツプにおいては、
前記メモリ−アレイ回路部に適性な検査データお
よびアドレスを入力することが困難であり、メモ
リ−アレイ回路部の十分な検査を行なうことがで
きないという欠点がある。すなわち、前記メモリ
−アレイ回路部を前記論理回路部が取り囲んでい
るため、前記メモリ−アレイ回路部に任意のデー
タおよびアドレスを供給することができず、有効
な検査データの発生が極めて困難となる。
前記メモリ−アレイ回路部に適性な検査データお
よびアドレスを入力することが困難であり、メモ
リ−アレイ回路部の十分な検査を行なうことがで
きないという欠点がある。すなわち、前記メモリ
−アレイ回路部を前記論理回路部が取り囲んでい
るため、前記メモリ−アレイ回路部に任意のデー
タおよびアドレスを供給することができず、有効
な検査データの発生が極めて困難となる。
このような問題は、集積回路チツプの集積度向
上とともに増々顕著になつている。この問題を解
決する手段として、前記論理回路部をバイパスす
る構成が考えられているが、このような構成にお
いては、通常の前記論理回路部の他に、バイパス
したデータと前記論理回路部の出力とを切り換え
るための論理回路が必要となり、集積回路チツプ
のレイアウト設計上および性能上問題が生じると
いう欠点がある。
上とともに増々顕著になつている。この問題を解
決する手段として、前記論理回路部をバイパスす
る構成が考えられているが、このような構成にお
いては、通常の前記論理回路部の他に、バイパス
したデータと前記論理回路部の出力とを切り換え
るための論理回路が必要となり、集積回路チツプ
のレイアウト設計上および性能上問題が生じると
いう欠点がある。
本発明の目的は上述の欠点を除去しメモリ−ア
レイ回路部の直接的検査が可能な集積回路チツプ
を提供することにある。
レイ回路部の直接的検査が可能な集積回路チツプ
を提供することにある。
本発明の集積回路チツプは、論理回路部に供給
される電圧だけを変化させることができるよう電
源パターンを形成し、前記電圧を変化させること
により前記論理回路部の機能を変化させ前記メモ
リ−アレイ回路部を直接検査できるように構成さ
れている。
される電圧だけを変化させることができるよう電
源パターンを形成し、前記電圧を変化させること
により前記論理回路部の機能を変化させ前記メモ
リ−アレイ回路部を直接検査できるように構成さ
れている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロツク図で
ある。集積回路チツプ１１は、メモリ−アレイ回
路部１２および論理回路部１３を有している。メ
モリ−アレイ回路部１２は、書込みデータ線１４
およびアドレス線１５ならびに読出しデータ線１
６を介して論理回路部１３と接続されており、集
積回路チツプ１１の入力端子１７や出力端子１８
には直接的には接続されていない。このため、集
積回路チツプ１１の入力端子１７および出力端子
１８を使用してメモリアレイ回路部１２を直接的
にアクセスすることができない。
ある。集積回路チツプ１１は、メモリ−アレイ回
路部１２および論理回路部１３を有している。メ
モリ−アレイ回路部１２は、書込みデータ線１４
およびアドレス線１５ならびに読出しデータ線１
６を介して論理回路部１３と接続されており、集
積回路チツプ１１の入力端子１７や出力端子１８
には直接的には接続されていない。このため、集
積回路チツプ１１の入力端子１７および出力端子
１８を使用してメモリアレイ回路部１２を直接的
にアクセスすることができない。
メモリ−アレイ回路部１２への直接的アクセス
を可能にするため、本実施例では、外部端子１９
から電源パターン１９′を介して論理回路部１３
に与えられる電圧を変化させることにより、メモ
リーアレイ回路部１２の入力とチツプの入力端子
１７との間およびメモリ−アレイ回路部１２の出
力とチツプの出力端子１８との間に破線２０で示
すような電気的径路を自動的に形成することがで
きる。なお、このとき、メモリ−アレイ回路部１
２に与えられる電圧が変化しないよう電源パター
ンが形成されている。
を可能にするため、本実施例では、外部端子１９
から電源パターン１９′を介して論理回路部１３
に与えられる電圧を変化させることにより、メモ
リーアレイ回路部１２の入力とチツプの入力端子
１７との間およびメモリ−アレイ回路部１２の出
力とチツプの出力端子１８との間に破線２０で示
すような電気的径路を自動的に形成することがで
きる。なお、このとき、メモリ−アレイ回路部１
２に与えられる電圧が変化しないよう電源パター
ンが形成されている。
論理回路部１３を電流切換形回路で構成した例
を第２図に示す。図において、参照数字２１はメ
モリ−アレイ回路部であり、書込みデータが４ビ
ツト、読出しデータが４ビツトおよびアドレスが
２ビツトの４×４のメモリ−アレイ回路の例を示
している。
を第２図に示す。図において、参照数字２１はメ
モリ−アレイ回路部であり、書込みデータが４ビ
ツト、読出しデータが４ビツトおよびアドレスが
２ビツトの４×４のメモリ−アレイ回路の例を示
している。
第２図で使用されているNAND回路２２およ
びAND回路２３は、第３図ａに示すように、ト
ランジスタ３１，３２，３５および３７、抵抗３
４および定電流源３６から構成されている（第３
図ａには３入力の場合を示している）。負値論理
すなわち電圧の低レベル（例えば−0.5V）を論
理“１”、電圧の高レベル（例えばGNDレベル）
を論理“０”に対応させるとすると、第３図ａに
示す回路は、３つの入力をそれぞれＡ，Ｂおよび
Ｃとし、その出力をＺおよびとしたとき、Ｚ＝
Ａ・Ｂ・Ｃ、＝・・で表わされる動作を
する。トランジスタ３７のベースには第１の基準
電位VR１（例えば−0.25V）、トランジスタ３２
のベースには第２の基準電位VR２（例えば−
1.1V）がそれぞれ供給されているが、メモリ−
アレイ回路部の検査時において、トランジスタ３
１のベースに供給されている高電圧（入力Ｂまた
はＣが論理０のとき供給される）よりも高い電圧
（例えば、−0.75V）をトランジスタ３２のベース
に供給すると、トランジスタ３２が常時オン状態
となり、出力はＺ＝Ａ、＝で表わされる動作
のみを行なう。
びAND回路２３は、第３図ａに示すように、ト
ランジスタ３１，３２，３５および３７、抵抗３
４および定電流源３６から構成されている（第３
図ａには３入力の場合を示している）。負値論理
すなわち電圧の低レベル（例えば−0.5V）を論
理“１”、電圧の高レベル（例えばGNDレベル）
を論理“０”に対応させるとすると、第３図ａに
示す回路は、３つの入力をそれぞれＡ，Ｂおよび
Ｃとし、その出力をＺおよびとしたとき、Ｚ＝
Ａ・Ｂ・Ｃ、＝・・で表わされる動作を
する。トランジスタ３７のベースには第１の基準
電位VR１（例えば−0.25V）、トランジスタ３２
のベースには第２の基準電位VR２（例えば−
1.1V）がそれぞれ供給されているが、メモリ−
アレイ回路部の検査時において、トランジスタ３
１のベースに供給されている高電圧（入力Ｂまた
はＣが論理０のとき供給される）よりも高い電圧
（例えば、−0.75V）をトランジスタ３２のベース
に供給すると、トランジスタ３２が常時オン状態
となり、出力はＺ＝Ａ、＝で表わされる動作
のみを行なう。
第２図の排他論理和回路２４は、第３図ｂに示
すように、トランジスタ３３，３５および３８、
抵抗３４および定電流源３６から構成されてい
る。２つの入力信号ＡおよびＢと、出力Ｚおよび
Ｚとの間には、Ｚ＝ＡＢおよび＝＝な
る関係がある。メモリ−アレイ回路部の検査時に
おいて、トランジスタ３３のベースに与えられる
第２の基準電位VR２を第３図ａの場合と同様に
高電位にすると、トランジスタ３３が常時オン状
態となる。この結果、出力Ｚおよびはそれぞれ
Ｚ＝Ａおよび＝Ａとなり、出力は入力Ａの状態
によつてのみ決定される。
すように、トランジスタ３３，３５および３８、
抵抗３４および定電流源３６から構成されてい
る。２つの入力信号ＡおよびＢと、出力Ｚおよび
Ｚとの間には、Ｚ＝ＡＢおよび＝＝な
る関係がある。メモリ−アレイ回路部の検査時に
おいて、トランジスタ３３のベースに与えられる
第２の基準電位VR２を第３図ａの場合と同様に
高電位にすると、トランジスタ３３が常時オン状
態となる。この結果、出力Ｚおよびはそれぞれ
Ｚ＝Ａおよび＝Ａとなり、出力は入力Ａの状態
によつてのみ決定される。
同様に、第２図のデータ選択回路２５は、第３
図ｃに示すように、トランジスタ３５，３９およ
び４０、抵抗３４および定電流源３６から構成さ
れている。入力Ａ，ＢおよびＳと出力Ｚおよび
との間には、Ｚ＝SA＋Ｂおよび＝＋
なる関係がある。メモリ−アレイ回路部の検査時
においては、トランジスタ３９のベースに与えら
れる第２の基準電位VR２を高電位にすることに
より、出力ＺおよびはそれぞれＺ＝Ａおよび
＝となり、単純な動作を行なうようになる。
図ｃに示すように、トランジスタ３５，３９およ
び４０、抵抗３４および定電流源３６から構成さ
れている。入力Ａ，ＢおよびＳと出力Ｚおよび
との間には、Ｚ＝SA＋Ｂおよび＝＋
なる関係がある。メモリ−アレイ回路部の検査時
においては、トランジスタ３９のベースに与えら
れる第２の基準電位VR２を高電位にすることに
より、出力ＺおよびはそれぞれＺ＝Ａおよび
＝となり、単純な動作を行なうようになる。
したがつて、第３図ａ、第３図ｂおよび第３図
ｃに示す素子から成る第２図の論理回路部は、メ
モリ−アレイ回路部の検査時には、各素子が複数
の入力のうちの一つの入力状態を出力に伝播する
ような単純な素子に変化する。（なお、第２図に
おいては、各素子に供給されている第一の基準電
位および第二の基準電位等の電源供給線は図示し
ていない） この機能により、第２図に示す論理回路部に
は、破線で示すような単純な電気的径路が形成さ
れる。この結果、入力端子２６，２７および２８
からメモリ−アレイ回路部２１にそれぞれ書込み
データ、アドレスおよび書き込みタイミングを供
給することにより、出力端子２９を介してメモリ
−アレイ回路部２１の出力データを観測すること
ができる。したがつて、これらの入出力端子から
メモリ−アレイ回路部を直接検査できるようにな
る。
ｃに示す素子から成る第２図の論理回路部は、メ
モリ−アレイ回路部の検査時には、各素子が複数
の入力のうちの一つの入力状態を出力に伝播する
ような単純な素子に変化する。（なお、第２図に
おいては、各素子に供給されている第一の基準電
位および第二の基準電位等の電源供給線は図示し
ていない） この機能により、第２図に示す論理回路部に
は、破線で示すような単純な電気的径路が形成さ
れる。この結果、入力端子２６，２７および２８
からメモリ−アレイ回路部２１にそれぞれ書込み
データ、アドレスおよび書き込みタイミングを供
給することにより、出力端子２９を介してメモリ
−アレイ回路部２１の出力データを観測すること
ができる。したがつて、これらの入出力端子から
メモリ−アレイ回路部を直接検査できるようにな
る。
以上、本発明には、論理回路部に供給される電
圧だけを変化させることができるよう電源パター
ンを形成することにより、メモリ−アレイ回路部
を直接的に検査できるという効果がある。
圧だけを変化させることができるよう電源パター
ンを形成することにより、メモリ−アレイ回路部
を直接的に検査できるという効果がある。
第１図および第２図はそれぞれ本発明の一実施
例を示すブロツク図および回路図ならびに第３図
ａ、第３図ｂおよび第３図ｃは実施例を説明する
ための図である。 図において、１１……集積回路チツプ、１２，
２１……メモリ−アレイ回路部、１３……論理回
路部、１４……データ入力線、１５……アドレス
入力線、１６……データ出力線、１７，２６，２
７，２８……入力端子、１８，２９……出力端
子、１９……電圧入力端子、２２……NAND回
路、２３……AND回路、２４……排他論理和回
路、２５……データ選択回路、３１，３２，３
３，３５，３７，３８，３９，４０……トランジ
スタ、３４……抵抗、３６……定電流源、VR１
……第１の基準電位、VR２……第２の基準電
位、Ａ，Ｂ，Ｃ，Ｓ……入力、Ｚ，……出力。
例を示すブロツク図および回路図ならびに第３図
ａ、第３図ｂおよび第３図ｃは実施例を説明する
ための図である。 図において、１１……集積回路チツプ、１２，
２１……メモリ−アレイ回路部、１３……論理回
路部、１４……データ入力線、１５……アドレス
入力線、１６……データ出力線、１７，２６，２
７，２８……入力端子、１８，２９……出力端
子、１９……電圧入力端子、２２……NAND回
路、２３……AND回路、２４……排他論理和回
路、２５……データ選択回路、３１，３２，３
３，３５，３７，３８，３９，４０……トランジ
スタ、３４……抵抗、３６……定電流源、VR１
……第１の基準電位、VR２……第２の基準電
位、Ａ，Ｂ，Ｃ，Ｓ……入力、Ｚ，……出力。
Claims (1)
- 【特許請求の範囲】 １ 複数のアドレス入力端子、データ入力端子お
よびデータ出力端子を有するメモリ回路部と、 複数の外部端子と、 それぞれ複数の入力端子を有し第１の電源電圧
供給時には該複数の入力端子に与えられる全ての
入力信号に基づく所定の論理演算結果を出力する
とともに第２の電源電圧供給時には該複数の入力
端子のうちの所定の一つに与えられる入力信号を
直接またはその論理レベルを反転して出力する複
数の論理素子が組合せ接続され、前記複数の外部
端子、アドレス入力端子、データ入力端子および
データ出力端子と所定の前記論理素子が接続され
た論理回路部とを含み、 検査時に前記論理回路部に前記第２の電源電圧
を供給することにより前記外部端子からのアドレ
ス信号および入力データ信号を前記アドレス入力
端子および前記データ入力端子に直接伝達すると
ともに前記データ出力端子からの出力データ信号
を前記外部端子に直接伝達する信号経路を前記論
理回路部内の前記論理素子により形成することを
特徴とする集積回路チツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027180A JPS56167344A (en) | 1980-05-27 | 1980-05-27 | Integrated circuit chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027180A JPS56167344A (en) | 1980-05-27 | 1980-05-27 | Integrated circuit chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56167344A JPS56167344A (en) | 1981-12-23 |
| JPS6351276B2 true JPS6351276B2 (ja) | 1988-10-13 |
Family
ID=13426685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027180A Granted JPS56167344A (en) | 1980-05-27 | 1980-05-27 | Integrated circuit chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56167344A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7704005A (nl) * | 1977-04-13 | 1977-06-30 | Philips Nv | Geintegreerde schakeling. |
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
-
1980
- 1980-05-27 JP JP7027180A patent/JPS56167344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56167344A (en) | 1981-12-23 |
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