JPS6351378B2 - - Google Patents
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- H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
- H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路を構成する高耐圧
半導体素子間の耐圧を向上させる半導体装置の製
造方法に関するものである。
半導体素子間の耐圧を向上させる半導体装置の製
造方法に関するものである。
従来、単結晶シリコン基板上に形成された複数
の高耐圧半導体素子において、これらの素子間耐
圧を数百ボルト以上にするため、第1図に示すよ
うな誘電体分離技術が利用されていた。
の高耐圧半導体素子において、これらの素子間耐
圧を数百ボルト以上にするため、第1図に示すよ
うな誘電体分離技術が利用されていた。
第1図に示す半導体装置の断面図において、酸
化膜あるいは窒化膜2は、半導体素子領域4a,
4bを含む単結晶シリコンからなる島領域1を形
成し、この島領域1は多結晶シリコンからなる支
持基板3で保持されている。第1図において、素
子間耐圧は支持基板3で得られる。
化膜あるいは窒化膜2は、半導体素子領域4a,
4bを含む単結晶シリコンからなる島領域1を形
成し、この島領域1は多結晶シリコンからなる支
持基板3で保持されている。第1図において、素
子間耐圧は支持基板3で得られる。
しかし、この誘電体分離法は、分離基板を製造
する工程が非常に複雑である欠点を有している。
する工程が非常に複雑である欠点を有している。
また、島領域1内に半導体素子領域4a,4b
を拡散工程により形成する場合、島領域1と支持
基板3の熱膨張係数の差により支持基板3が変形
し、その後のウエハ処理工程におけるホトリソ工
程でのマスク合せが精度よく行われない。
を拡散工程により形成する場合、島領域1と支持
基板3の熱膨張係数の差により支持基板3が変形
し、その後のウエハ処理工程におけるホトリソ工
程でのマスク合せが精度よく行われない。
さらに、支持基板3の変形による基板内部の結
晶ひずみが、各半導体素子内の接合部間耐圧およ
び他の動作特性を低下させて、半導体装置の歩留
り悪化を招く欠点を有していた。
晶ひずみが、各半導体素子内の接合部間耐圧およ
び他の動作特性を低下させて、半導体装置の歩留
り悪化を招く欠点を有していた。
この発明の目的は、上記欠点を除去した高電圧
動作用の半導体装置の製造方法を提供するもので
ある。
動作用の半導体装置の製造方法を提供するもので
ある。
この発明における製造方法の一例は、あらかじ
め高耐圧半導体素子が形成された単結晶シリコン
基板をBT(ビスマレイミド−トリアジン)樹脂
絶縁保持板に接着した後、このBT樹脂絶縁保持
板に到達する分離溝をシリコン基板に形成して半
導体素子間を分離することを特徴としている。
め高耐圧半導体素子が形成された単結晶シリコン
基板をBT(ビスマレイミド−トリアジン)樹脂
絶縁保持板に接着した後、このBT樹脂絶縁保持
板に到達する分離溝をシリコン基板に形成して半
導体素子間を分離することを特徴としている。
以下この発明の半導体装置の製造方法について
図面に基づいて詳細に説明する。第2図ないし第
4図はこの製造方法の一実施例である。
図面に基づいて詳細に説明する。第2図ないし第
4図はこの製造方法の一実施例である。
第2図において、単結晶シリコン基板11の選
択された表面に、公知の拡散技術などを利用して
プレーナ型構造を有する半導体素子領域12a,
12bを形成する。この工程で、もし単結晶シリ
コン基板11の厚みが0.5mm以上になる場合は、
放熱の問題およびウエハ工程時における取扱いの
問題が生じるので、シリコン基板の厚みを0.3mm
程度にするのが適当であつた。
択された表面に、公知の拡散技術などを利用して
プレーナ型構造を有する半導体素子領域12a,
12bを形成する。この工程で、もし単結晶シリ
コン基板11の厚みが0.5mm以上になる場合は、
放熱の問題およびウエハ工程時における取扱いの
問題が生じるので、シリコン基板の厚みを0.3mm
程度にするのが適当であつた。
次に、第3図のように、シリコン基板11と
BT樹脂からなる保持基板14をシリコンレジン
系またはエポキシ系またはガラス系の絶縁性接着
剤13により接着して固定する。保持基板14を
構成するBT樹脂は、トリアジン樹脂とビスマレ
イミドを基本成分とするものであり、400℃の耐
熱性を有している。したがつて、前記接着時の接
着剤硬化促進のための、またはガラス粒子再溶融
のための加熱は、400℃以下の温度で行われるこ
とはいうまでもない。この400℃以下の温度は、
後述する他の例における熱圧着においても同様で
ある。BT樹脂をガラス補強材に含浸させて板状
にした保持基板を使用すると、この熱膨張係数は
0〜200℃の範囲では約10×10-6/℃であり、シ
リコンの熱膨張係数3.5×10-6/℃に近い値を有
しているため、第3図に示すようなサンドイツチ
構造でのシリコン基板11のそりを極めて小さく
抑えることができる。
BT樹脂からなる保持基板14をシリコンレジン
系またはエポキシ系またはガラス系の絶縁性接着
剤13により接着して固定する。保持基板14を
構成するBT樹脂は、トリアジン樹脂とビスマレ
イミドを基本成分とするものであり、400℃の耐
熱性を有している。したがつて、前記接着時の接
着剤硬化促進のための、またはガラス粒子再溶融
のための加熱は、400℃以下の温度で行われるこ
とはいうまでもない。この400℃以下の温度は、
後述する他の例における熱圧着においても同様で
ある。BT樹脂をガラス補強材に含浸させて板状
にした保持基板を使用すると、この熱膨張係数は
0〜200℃の範囲では約10×10-6/℃であり、シ
リコンの熱膨張係数3.5×10-6/℃に近い値を有
しているため、第3図に示すようなサンドイツチ
構造でのシリコン基板11のそりを極めて小さく
抑えることができる。
次に、第4図のように、半導体素子領域12a
と12b間のシリコン基板11に、ダイシングソ
ーあるいはレーザスクライバなどを用いて接着剤
13の位置までカツテイング溝15を形成する。
この溝15を保持基板14の一部まで切り込んで
もよいが、シリコン基板11を支持するだけの強
度を保持基板14に残す必要がある。半導体素子
領域12aと12b間の電気的な分離は、絶縁性
の保持基板14とカツテイング溝15により得ら
れる。
と12b間のシリコン基板11に、ダイシングソ
ーあるいはレーザスクライバなどを用いて接着剤
13の位置までカツテイング溝15を形成する。
この溝15を保持基板14の一部まで切り込んで
もよいが、シリコン基板11を支持するだけの強
度を保持基板14に残す必要がある。半導体素子
領域12aと12b間の電気的な分離は、絶縁性
の保持基板14とカツテイング溝15により得ら
れる。
第4図の工程で得られた半導体素子間の相互配
線を形成してパツケージに搭載する場合の一例を
第5図に示している。
線を形成してパツケージに搭載する場合の一例を
第5図に示している。
パツケージ基板17の表面に形成された配線1
8a,18bは、それぞれバンプ電極16a,1
6bにより半導体素子領域12a,12bに接続
される。このフエイスダウンボンデイング法にお
いて、カツテイング溝15を横切る配線構造は、
パツケージ基板17上の配線18a,18bを利
用している。
8a,18bは、それぞれバンプ電極16a,1
6bにより半導体素子領域12a,12bに接続
される。このフエイスダウンボンデイング法にお
いて、カツテイング溝15を横切る配線構造は、
パツケージ基板17上の配線18a,18bを利
用している。
半導体素子領域12a,12bの半導体素子に
耐圧500VのPNPN素子を使用して第5図の構成
で試作した場合、製造時の歩留りが誘電体分離法
を採用した場合の歩留り40%から90%と大幅に向
上した。
耐圧500VのPNPN素子を使用して第5図の構成
で試作した場合、製造時の歩留りが誘電体分離法
を採用した場合の歩留り40%から90%と大幅に向
上した。
第6図、第7図はこの発明の第2の実施例であ
り、シリコン基板の同一表面で高耐圧半導体素子
間の相互配線を可能とするものである。第4図に
示した工程後、第6図のようにカツテイング溝1
5内に、BT樹脂またはポリイミド樹脂または低
融点ガラスなどのシリコン基板11と密着性のよ
い絶縁物19を埋め込み基板表面と同一表面に形
成する。次に、第7図のように、絶縁物19の平
面を介して半導体素子領域12a,12bを電気
的に接続するアルミ配線層20aおよび他の半導
体素子領域へ接続されるアルミ配線層20bを同
時に形成する。
り、シリコン基板の同一表面で高耐圧半導体素子
間の相互配線を可能とするものである。第4図に
示した工程後、第6図のようにカツテイング溝1
5内に、BT樹脂またはポリイミド樹脂または低
融点ガラスなどのシリコン基板11と密着性のよ
い絶縁物19を埋め込み基板表面と同一表面に形
成する。次に、第7図のように、絶縁物19の平
面を介して半導体素子領域12a,12bを電気
的に接続するアルミ配線層20aおよび他の半導
体素子領域へ接続されるアルミ配線層20bを同
時に形成する。
第7図の構成では、通常の集積回路装置と同様
にシリコン基板の同一平面上に配線層を形成する
ことができるので、高耐圧半導体素子の高集積密
度化が容易となる。
にシリコン基板の同一平面上に配線層を形成する
ことができるので、高耐圧半導体素子の高集積密
度化が容易となる。
第8図はこの発明による第3の実施例である。
この第3の実施例では、半導体素子領域12a,
12bを形成した単結晶シリコン基板11とBT
樹脂からなる保持基板14を接着剤13ではり合
わせた際、更に保持基板14の裏面に第2の単結
晶シリコン基板21を接着剤13ではり合わせて
サンドイツチ構造を形成する。その後、単結晶シ
リコン基板11に分離のための溝15を形成す
る。
この第3の実施例では、半導体素子領域12a,
12bを形成した単結晶シリコン基板11とBT
樹脂からなる保持基板14を接着剤13ではり合
わせた際、更に保持基板14の裏面に第2の単結
晶シリコン基板21を接着剤13ではり合わせて
サンドイツチ構造を形成する。その後、単結晶シ
リコン基板11に分離のための溝15を形成す
る。
この第3の実施例では、熱膨張係数が全く同じ
シリコン基板11,12でBT樹脂を間に挟み込
んではり合わせ基板ができるため、チツプ切断時
およびチツプボンデイング時の機械的ストレスお
よび加熱によるストレスの印加によるチツプのそ
り、あるいはこのそりに起因するシリコン層と
BT樹脂保持基板14の剥離を防止することがで
きる。
シリコン基板11,12でBT樹脂を間に挟み込
んではり合わせ基板ができるため、チツプ切断時
およびチツプボンデイング時の機械的ストレスお
よび加熱によるストレスの印加によるチツプのそ
り、あるいはこのそりに起因するシリコン層と
BT樹脂保持基板14の剥離を防止することがで
きる。
第1、第2、第3の実施例において、保持基板
14とシリコン基板11を接着剤13ではり合せ
たが、保持基板14に半硬化仕上のBT樹脂板
(プリプレーク板)を用いると、熱圧着工程でサ
ンドイツチ構造を形成することが可能となり、専
用の接着剤が不必要となる。
14とシリコン基板11を接着剤13ではり合せ
たが、保持基板14に半硬化仕上のBT樹脂板
(プリプレーク板)を用いると、熱圧着工程でサ
ンドイツチ構造を形成することが可能となり、専
用の接着剤が不必要となる。
以上説明したように、この発明の半導体装置の
製造方法によれば、保持基板(絶縁物)と溝(空
間)により高耐圧な素子間分離を実現でき、さら
に誘電体分離法に比べて高集積化および歩留りの
向上が可能となる。この発明は、数百ボルト以上
の電圧をスイツチングする回路で使用される
PNPN素子の製造に利用して極めて有効である。
また、この発明によれば、半導体基板の保持は該
基板の裏面で行われ、その結果として半導体基板
の表面は露出した状態に保てるから、電極の取り
出しは電極導出板を介さず直接半導体基板の表面
から取り出せるようになり、配線抵抗が増加する
ことはない。また、半導体基板の保持基板との接
着面が素子形成を行つた面とは反対側の面である
と、半導体基板に反りがある場合でも、素子形成
層を保護した状態で接着でき、電極および接合部
分へ機械的歪を与えることはない。さらに、製造
された装置はチツプに分割後、パツケージ基板に
対してフエースダウンボンデイングでマウント可
能であるが、チツプの場合は、製造途中のウエハ
段階でフエースダウンボンデイング的に結合する
場合と違つて、半導体基板(ウエハ)の反りを補
正するための高圧力を必要とせず、素子特性を劣
化させることもない。さらに、この発明の方法に
よれば、予め素子形成を行つた半導体基板と保持
基板とを400℃以下の低温で熱圧着または接着剤
で結合させるようにしたので、半導体基板の結晶
性を良好に維持でき、そこに形成される素子の耐
圧を高く保持することができる。また、この発明
の方法によれば、溝形成を最後に行つているか
ら、該溝が、それ以前の素子形成工程に悪影響を
与えることがなく、高精度の素子形成が可能とな
る。さらに、この発明の方法によれば、ガラス補
強材に含浸させたビスマレイミド−トリアジン樹
脂(BT樹脂)を保持基板として用いることによ
り、半導体基板と保持基板との熱膨張係数の違い
を低く押え、半導体基板と保持基板との良好な接
着が可能になるとともに、ガラス補強材により
BT樹脂層厚みを一定に保つことができ、400V以
上の安定した高耐圧特性を確保できる。さらに、
半硬化状のBT樹脂を用いることにより、半導体
基板と保持基板との接着を特に接着剤を用いるこ
となく熱圧着にて容易に実現できる。加えて、半
導体基板と保持基板を接着させる際には、半硬化
状のBT樹脂がクツシヨンの役目を果たし、半導
体基板に歪を与えることなく素子特性を劣化させ
ることがない。さらに、保持基板の裏面に、表側
の半導体基板と同一の基板をはり合わせるように
すれば、熱膨張係数が全く同じ基板でBT樹脂を
間に挟み込んではり合わせ基板ができるため、チ
ツプ切断時およびチツプボンデイング時の機械的
ストレスおよび加熱によるストレスの印加による
チツプのそり、あるいはこのそりに起因するシリ
コン層とBT樹脂保持基板の剥離を防止すること
ができる。
製造方法によれば、保持基板(絶縁物)と溝(空
間)により高耐圧な素子間分離を実現でき、さら
に誘電体分離法に比べて高集積化および歩留りの
向上が可能となる。この発明は、数百ボルト以上
の電圧をスイツチングする回路で使用される
PNPN素子の製造に利用して極めて有効である。
また、この発明によれば、半導体基板の保持は該
基板の裏面で行われ、その結果として半導体基板
の表面は露出した状態に保てるから、電極の取り
出しは電極導出板を介さず直接半導体基板の表面
から取り出せるようになり、配線抵抗が増加する
ことはない。また、半導体基板の保持基板との接
着面が素子形成を行つた面とは反対側の面である
と、半導体基板に反りがある場合でも、素子形成
層を保護した状態で接着でき、電極および接合部
分へ機械的歪を与えることはない。さらに、製造
された装置はチツプに分割後、パツケージ基板に
対してフエースダウンボンデイングでマウント可
能であるが、チツプの場合は、製造途中のウエハ
段階でフエースダウンボンデイング的に結合する
場合と違つて、半導体基板(ウエハ)の反りを補
正するための高圧力を必要とせず、素子特性を劣
化させることもない。さらに、この発明の方法に
よれば、予め素子形成を行つた半導体基板と保持
基板とを400℃以下の低温で熱圧着または接着剤
で結合させるようにしたので、半導体基板の結晶
性を良好に維持でき、そこに形成される素子の耐
圧を高く保持することができる。また、この発明
の方法によれば、溝形成を最後に行つているか
ら、該溝が、それ以前の素子形成工程に悪影響を
与えることがなく、高精度の素子形成が可能とな
る。さらに、この発明の方法によれば、ガラス補
強材に含浸させたビスマレイミド−トリアジン樹
脂(BT樹脂)を保持基板として用いることによ
り、半導体基板と保持基板との熱膨張係数の違い
を低く押え、半導体基板と保持基板との良好な接
着が可能になるとともに、ガラス補強材により
BT樹脂層厚みを一定に保つことができ、400V以
上の安定した高耐圧特性を確保できる。さらに、
半硬化状のBT樹脂を用いることにより、半導体
基板と保持基板との接着を特に接着剤を用いるこ
となく熱圧着にて容易に実現できる。加えて、半
導体基板と保持基板を接着させる際には、半硬化
状のBT樹脂がクツシヨンの役目を果たし、半導
体基板に歪を与えることなく素子特性を劣化させ
ることがない。さらに、保持基板の裏面に、表側
の半導体基板と同一の基板をはり合わせるように
すれば、熱膨張係数が全く同じ基板でBT樹脂を
間に挟み込んではり合わせ基板ができるため、チ
ツプ切断時およびチツプボンデイング時の機械的
ストレスおよび加熱によるストレスの印加による
チツプのそり、あるいはこのそりに起因するシリ
コン層とBT樹脂保持基板の剥離を防止すること
ができる。
第1図は従来の誘電体分離法により作成された
半導体装置の断面図、第2図ないし第4図はそれ
ぞれこの発明の半導体装置の製造方法の一実施例
の製造工程説明図、第5図は前記一実施例により
得られた半導体装置をパツケージに搭載した場合
の一例を示す断面図、第6図および第7図はそれ
ぞれこの発明の半導体装置の製造方法の第2の実
施例の製造工程説明図、第8図はこの発明の半導
体装置の製造方法の第3の実施例の製造工程説明
図である。 11……単結晶シリコン基板、12a,12b
……半導体素子領域、13……接着剤、14……
保持基板、15……カツテイング溝、16a,1
6b……バンプ電極、17……パツケージ基板、
19……絶縁物、20a,20b……アルミ配線
層、21……第2の単結晶シリコン基板。
半導体装置の断面図、第2図ないし第4図はそれ
ぞれこの発明の半導体装置の製造方法の一実施例
の製造工程説明図、第5図は前記一実施例により
得られた半導体装置をパツケージに搭載した場合
の一例を示す断面図、第6図および第7図はそれ
ぞれこの発明の半導体装置の製造方法の第2の実
施例の製造工程説明図、第8図はこの発明の半導
体装置の製造方法の第3の実施例の製造工程説明
図である。 11……単結晶シリコン基板、12a,12b
……半導体素子領域、13……接着剤、14……
保持基板、15……カツテイング溝、16a,1
6b……バンプ電極、17……パツケージ基板、
19……絶縁物、20a,20b……アルミ配線
層、21……第2の単結晶シリコン基板。
Claims (1)
- 【特許請求の範囲】 1 表面に複数の能動素子領域を形成した半導体
基板を準備する工程と、前記半導体基板の裏面
に、ガラス補強材に含浸させて板状にしたビスマ
レイミド−トリアジン樹脂の保持基板を400℃以
下の温度で接着剤により結合させる工程と、前記
複数の能動素子領域のそれぞれを絶縁するため前
記半導体基板の表面から、前記保持基板に到達す
る分離溝を形成する工程とを含む半導体装置の製
造方法。 2 表面に複数の能動素子領域を形成した半導体
基板を準備する工程と、前記半導体基板の裏面
に、ガラス補強材に含浸させて板状にしたビスマ
レイミド−トリアジン樹脂の保持基板を400℃以
下の温度で接着剤により結合させ、さらにその際
保持基板の裏面に前記半導体基板と同一材質の基
板を接着剤により結合させる工程と、前記複数の
能動素子領域のそれぞれを絶縁するため前記半導
体基板の表面から、前記保持基板に到達する分離
溝を形成する工程とを含む半導体装置の製造方
法。 3 表面に複数の能動素子領域を形成した半導体
基板を準備する工程と、前記半導体基板の裏面
に、ガラス補強材に含浸させて板状にした半硬化
状のビスマレイミド−トリアジン樹脂の保持基板
を400℃以下の温度で熱圧着により結合させる工
程と、前記複数の能動素子領域のそれぞれを絶縁
するため前記半導体基板の表面から、前記保持基
板に到達する分離溝を形成する工程とを含む半導
体装置の製造方法。 4 表面に複数の能動素子領域を形成した半導体
基板を準備する工程と、前記半導体基板の裏面
に、ガラス補強材に含浸させて板状にした半硬化
状のビスマレイミド−トリアジン樹脂の保持基板
を400℃以下の温度で熱圧着により結合させ、さ
らにその際保持基板の裏面に前記半導体基板と同
一材質の基板を熱圧着により結合させる工程と、
前記複数の能動素子領域のそれぞれを絶縁するた
め前記半導体基板の表面から、前記保持基板に到
達する分離溝を形成する工程とを含む半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55134224A JPS5759349A (en) | 1980-09-29 | 1980-09-29 | Manufacture of semiconductor device |
| US06/302,351 US4530001A (en) | 1980-09-29 | 1981-09-15 | High voltage integrated semiconductor devices using a thermoplastic resin layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55134224A JPS5759349A (en) | 1980-09-29 | 1980-09-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5759349A JPS5759349A (en) | 1982-04-09 |
| JPS6351378B2 true JPS6351378B2 (ja) | 1988-10-13 |
Family
ID=15123316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55134224A Granted JPS5759349A (en) | 1980-09-29 | 1980-09-29 | Manufacture of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4530001A (ja) |
| JP (1) | JPS5759349A (ja) |
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|---|---|---|---|---|
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| JPS6437492U (ja) * | 1987-08-31 | 1989-03-07 | ||
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| JP2003518771A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | シリコンウェーハの埋め込み絶縁層上に配置されたトップ層に形成された半導体素子を有する半導体デバイスを製造する方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3475664A (en) * | 1965-06-30 | 1969-10-28 | Texas Instruments Inc | Ambient atmosphere isolated semiconductor devices |
| US3416224A (en) * | 1966-03-08 | 1968-12-17 | Ibm | Integrated semiconductor devices and fabrication methods therefor |
| US4296428A (en) * | 1979-06-28 | 1981-10-20 | Rockwell International Corporation | Merged field effect transistor circuit and fabrication process |
-
1980
- 1980-09-29 JP JP55134224A patent/JPS5759349A/ja active Granted
-
1981
- 1981-09-15 US US06/302,351 patent/US4530001A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4530001A (en) | 1985-07-16 |
| JPS5759349A (en) | 1982-04-09 |
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