JPS6352398A

JPS6352398A - 半導体記憶装置

Info

Publication number: JPS6352398A
Application number: JP61195313A
Authority: JP
Inventors: Noburo Tanimura; 谷村　信朗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-22
Filing date: 1986-08-22
Publication date: 1988-03-05
Anticipated expiration: 2010-12-18
Also published as: JPH07118189B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
画像処理用等のためのシリアル入出力機能とランダム入
出力機能とを備えたデュアルポートメモリに利用して有
効な技術に関するものである。

〔従来の技術〕

文字及び図形をＣＲＴ　（、陰極線管）の画面上に表示
させるために有効な画像処理用のメモリとして、例えば
、日経マグロウヒル社１９８５年２月１１日付「日経エ
レクトロニクス」頁２１９〜頁２２９及び１９８５年８
月１２日付「日経エレクトロニクス１頁２１１〜頁２４
０に記載されたデュアルポートメモリが公知である。

〔発明が解決しようとする問題点〕

前者のデュアルポートメモリは、メモリアレイの信号を
シフトレジスタにパラレル転送して、それをシリアルに
出力させ、或いはシフトレジスタにシリアルに信号を入
力してメモリアレイにパラレルに書き込むものである。

したがって、シリアル入出力において、先頭アドレスが
固定されてしまうため、その用途が限定されてしまう。

一方、後者のデュアルポートメモリは、メモリアレイの
ランダムアクセス動作のためと、シリアル出力動作のた
めにそれぞれ専用のデコーダ回路を必要とするものであ
るため、その回路構成が複雑になる。また、シリアル出
力動作は、メモリアレイのデータの信号をパラレルに取
り込み、シリアルに出力させるダイナミック型のラッチ
回路を増幅回路としても作用させるものであるため、シ
リアル出力機能のみでシリアル入力機能を持たない。

また、半導体技術の進展に伴い、ＣＲＴ画面の水平方向
の画素数に対して１本のワード線に結合される実質的な
メモリセルの数を大きくできる。

このため、画像処理用のメモリとしては、メモリアレイ
の１つのワード線に対応した複数ビットからなるデータ
のうち、任意のエリアのデータを入出力する必要がある
。しかしながら、上記従来の方式では、上記任意のエリ
アのデータを高速に入出力することができない。

この発明の目的は、回路の簡素化と機能の向上を図った
半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、シリアル入出力のために、第１の転送タイミ
ング信号に従って上記メモリアレイのデータ線との間で
信号をパラレルに授受する第１のラッチ回路と、第２の
転送タイミング信号に従って上記メモリアレイ又は上記
第１のラッチ回路との間で信号をパラレルに授受する第
２のラッチ回路と、上記第１又は第２のラッチ回路と第
２の共通のデータ線との間に設けられたシリアル入出力
用のスイッチ回路と、スタートアドレス信号が供給され
るスタートアドレスレジスタと、このスタートアドレス
レジスタに供給されたアドレス信号を上記カラムデコー
ダにより屏読して形成され信号が初期値として供給され
、そのシフト動作により上記シリアル入出力用のスイッ
チ回路の選択信号を形成するシフトレジスタと、第１及
び第２の工ンドアドレス信号がそれぞれ供給される第１
及び第２のエンドアドレスレジスタと、上記第１のエン
ドアドレスレジスタの信号と、上記スタートアドレスレ
ジスタにより初期値が設定され、上記シフトレジスタに
よるシリアル入出力動作を計数するアドレスカウンタと
、上記アドレスカウンタの出力信号と上記第１又は第２
のエンドアドレスレジスタの出力信号とを受ける比較回
路とを設け、スタートアドレスレジスタにより指示され
たアドレスからシリアルなデータの入出力動作が開始さ
れたとき、既に書き込まれた第１又は第２のエンドアド
レスレジスタによって指示されたアドレスまでのシリア
ル入出力動作を行うともに、このシリアル入出力動作と
並行して次の動作サイクルのためのエンドアドレス信号
を上記第２又は第１のエンドアドレスレジスタに取り込
むとともに、次（７）　Ｉｔ　作サイクルで入出力すべ
きメモリアレイの信号を上記第１又は第２のラッチ回路
に取り込むようにするものである。

〔作　用〕

上記した手段によれば、ランダム入出力用とシリアル人
出力用の初期アドレスの解読を共通のカラムデコーダに
より形成できるとともに、メモリアレイのワード線のう
ち、一定の範囲のデータを指定してシリアルに入出力す
ることができる。

〔実施例〕

第１閲には、この発明の一実施例のブロック図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、特にｊ）、１１限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。同図の主要な各回路ブロックは、１つのチッ
プ上の実際の幾何学的な配置に合わせて描かれている。

この実施例の半導体記憶装置は、特に制限されないが、
１ビツトの単位でアクセスされる（×１ビット構成）ダ
イナミック型ＲＡＭのメモリアレイを基本構成として、
以下に説明するように画像処理動作のためのシリアル入
出力機能を実現するための各回路が付加される。例えば
、カラー画像処理のために、赤、青、緑及び輝度の４ビ
ツトからなる信号を記憶させる場合、同図におけるメモ
リアレイＭ−ＡＲＹと、ランダム入出力用回路Ｉ１０と
シリアル入力出力用回路ＳＩＯとがそれぞれ上記各信号
に対応されて合計４組から構成される。

上記メモリアレイＭ−ＡＲＹは、マトリックス配置され
たアドレス選択用ＭＯ３ＦＥＴ　（絶縁ゲート型電界効
果トランジスタ）と情報記憶用のキャパシタとからなる
ダイナミック型メモリセルを含んている。上記メモリセ
ルのアドレス選択用ＭＯ３ＦＥＴは、そのゲートが対応
するワード線に結合され、ドレインがデータ線に結合さ
れる。上記ワード線とデータ線とは、公知の２交点（折
り返しピント線又はディジット線）方式により構成され
、上記メモリセルのアドレス選択用ＭＯ３ＦＥＴのドレ
インは、上記一対の平行に配置された相補データ線のう
ち、対応する一方のデータ線に結合される。また、上記
相補データ線には、図示しないが、プリチャージ回路、
センスアンプ及びアクティブリストア回路がそれぞれ設
けられる。

これらの各回路は、同図のメモリアレイＭ−ＡＲＹに含
まれると理解されたい。このようなメモリアレイの構成
は、公知のダイナミック型ＲＡＭのそれと同様であるの
で、その詳細な説明を省略する。

上記メモリアレイＭ−ＡＲＹ相補データ線は、一方にお
いてカラムスイッチ回路Ｃ８Ｗを介して後述するランダ
ム入出力用の共通相補データ線ＣＤとＣＤにそれぞれ接
続される。

上記メモリアレイＭ−ＡＲＹの相補データ線は、特に制
限されないが、他方においてパラレル転送用ゲート回路
ＴＦＧ１を介して第１のデータ保持用のラッチ回路ＰＤ
ＦＦの入出力端子に結合される。このラッチ回路ＰＤＦ
Ｆの入出力端子は、第２のパラレル転送用ゲート回路Ｔ
ＦＧ２を介して第２のデータ保持用のラッチ回路ＤＦＦ
の入出力端子に供給される。このラッチ回路ＤＦＦの各
入出力端子は、シフトレジスタＳＲとシリアルスイッチ
回路ＳＳＷからなるシリアル選択回路ＳＲ＆ｓ　ｓ　ｗ
　ｏの上記各スイッチ回路を介して後述するようなシリ
アル入出力用の共通データ線ＣＤ’　。

ＣＤ’　に接続される。

この実施例では、任意のビットからのシリアル入出力を
可能にするため、シフトレジスタＳＲの最終段の出力信
号は、初段回路側に帰還させるようにされる。これによ
って、シフトレジスタＳＲは、リング状のシフト動作を
行うものとされる。

上記シフトレジスタＳＲは、後述するシリアル転送モー
ドの時にスタートアドレスレジスタＳＡＲに取り込まれ
たスタートアドレス信号をカラムデコーダＣ−ＤＣＲに
より解読して、その初期値（論理“１”）が形成される
。言い換えるならば、シフトレジスタＳＲには、スター
トアドレスレジスタＳＡＲに取り込まれたスタートアド
レス信号（カラムアドレス信号）によって指示されたメ
モリアレイの相補データ線に対応されたビットに、論理
“１”の選択信号が設定される。上記シフトレジスタＳ
Ｒは、外部端子ＣＬＫから供給されたクロック信号に基
づいて、タイミング制御回路ＴＣにより形成されたシフ
トクロック信号φＳを受けて、上記選択信号（論理“１
”）のシフト動作を行う。

上記共通相補データ線ＣＤ、ＣＤは、メインアンプとデ
ータ出カバソファからなる出力回路と、データ入カバソ
ファからなる入力回路とからなるランダム入出力回路Ｉ
１０を介してランダム入出力端子りに結合される。上記
共通相補データ線ＣＤ’　、ＣＤ’　は、メインアンプ
とデータ出カバソファからなる出力回路と、データ入カ
バソファからなる入力回路とからなるシリアル入出力回
路Ｓ１０を介してシリアル入出力端子Ｄｓに結合される
。上記シリアル入出力用の各回路は、スクティソク型回
路により構成される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳにより形成された図示しないタイミン
グ信号に同期して外部アドレス信号Ａ　Ｘ　Ｏ〜ＡＸｎ
を取込み、ロウアドレスデコーダＲ−ＤＣＲに伝える内
部相補アドレス信号を形成する。ロウアドレスデコーダ
Ｒ−ＤＣＲは、上記ロウアドレスバッファＲ−ＡＤＢか
ら供給されるアドレス信号の解読を行うとともに、図示
しないワード線選択タイミング信号に同期して所定のワ
ード線（及びダミーワード線）の選択動作を行う。

カラムアドレスバッファＣ−ＡＤＢは、遅れて供給され
るカラムアドレスストローブ信号ＣＡＳにより形成され
た図示しないタイミング信号に同期して外部アドレス信
号Ａ　Ｙ　Ｏ−Ａ　Ｙ　ｎを取込みその時の動作モード
信号に従って、ランダムアクセス用のアドレスレジスタ
ＲＡＲ，シリアルアクセス用のスタートアドレスレジス
タＳＡＲ及び第１のエンドアドレスレジスタＥＡＲ１に
選択的に供給される。それ故、カラムアドレスデコーダ
Ｃ−ＤＣＲは、マルチプレクサＭＰＸを介してその時の
動作モードに応じて選択的に上記各レジスタＲＡＲ，Ｓ
ＡＲから供給されるアドレス信号の解読を行うとともに
、図示しないデータ線選択（カラムスイッチ選択）タイ
ミング信号に同期してデータ線の選択動作又は上記シフ
トレジスタＳＲの初期値設定動作を行う。

上記第１のエンドアドレスレジスタＥＡＲ１の信号は、
第２のエンドアドレスレジスタＥＡＲ２に転送される。

一方、上記スタートアドレスレジスタＳＡＲに取り込ま
れたスタートアドレス信号は、アドレスカウンタＣ０Ｕ
ＮＴに初期値として供給される。このアドレスカウンタ
回路ＣＯＵ　ＮＴは、シリアル転送モードの時のシフト
しノジスタＳＲのシフトクロック信号φＳの計数動作を
行う。

これによって、カウンタ回路Ｃ０ＵＮＴの計数値は、シ
リアル転送モードのときの入出力データに対応したア°
ドレスを指示している。したがって、指定されたエンド
アドレスまでのシリアル入出力が行われたことを検出す
るために、上記カウンタ回路Ｃ０ＵＮＴの計数出力信号
と上記第２のエンドアドレスレジスタＦ、　Ａ　Ｒ２に
保持されたエンドアドレス信号とは、比較回路（ディジ
タルコンパレータ）ＤＣＭＰに供給される。比較回路Ｄ
ＣＭＰは、上記エンドアドレスまでのシリアル入出力動
作が行われたとき、言い換えるならば、アドレス計数出
力とエンドアドレス信号とが一致したときエンド信号Ｅ
ＮＤを形成する。

タイミング制御回路ＴＣは、外部端子から供給されたア
ドレスストローフ゛（言置ＲＡＳ、、ＣＡＳ１ライトイ
ネーブル信号ＷＥ、データ転送及び出力イネーブル信号
ＤＴ１０Ｅ、及びシリアル入出力の動作に用いられるク
ロック信号ＣＬＫを受け、動作モードの識別と、それに
応じた各種タイミング信号を形成する。

前述したように、第１図に示されるメモリアレイＭ　−
Ａ　ＲＹこれらの間に配置されている各回路ブロックは
、１つのチップ上において実際にこのような幾何的配貨
とされる。これにより、後に詳述するように、ランダム
入出力、シリアル入出力を可能とし、さらに、その機能
を高め、集積度を向上できる。

第２図には、上記ランダム入出力用及びシリアル入出力
用の各回路の具体的一実施例の回路図が示されている。

同図において、ＰチャンネルＭＯ３ＦＥＴは、そのチャ
ンネル部分に矢印が付加されることによってＮチャンネ
ルＭＯ３ＦＥＴと区別される。

図示しないメモリアレイＭ−ＡＲＹにおける相補データ
線ＤＯ，ＤＯは、ランタム入出力用の単位のカラムスイ
ッチ回路ｕｃｓｗを構成するスイッチＭＯ３ＦＥＴＱ１
６とＱ１７を介してランダム入出力用の共通相補データ
線ＣＤ、ＣＤに接続される。これらのスイッチＭＯ３Ｆ
ＥＴＱＩ　６とＱ１７のゲートには、カラムデコーダＣ
−ＤＣＲの選択出力信号ｙｏが供給される。

上記メモリアレイＭ−ＡＲＹにおける相補データ４ｉＤ
Ｏ，Ｄｏは、他方において第１の単位のパラレル転送用
ゲート回路ＴＦＧ　１を↑３成するスイッチＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　５とＱ６を介して第１の単位のデータ
ラッチ回路ＵＰＤＦＦの入出力ノードに結合される。こ
の単位のラッチ回路ＵＰＤＦＦの構成は、後述する第２
のラッチ回路Ｕ　Ｄ　Ｆ　Ｆと同様な構成とされる。上
記スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ５とＱ６のゲート
には、他の同様なＭＯＳ　Ｆ　ＥＴとともに転送タイミ
ング信号φｔｆｌが供給され、ＭＯ３ＦＥＴＱ５．Ｑ６
はこれによりスイッチ制御される。

上記第１の単位のラッチ回路ＵＰＤＦＦの一対の入出力
ノードは、第２の単位のパラレル転送用ゲート回路ＴＦ
Ｇ２を構成するスイッチＭＯ３ＦＥＴＱ３．Ｑ４を介し
て第２の単位のデータラッチ回路ＵＤＦＦの入出力ノー
ドに結合される。上記スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　３とＱ４のゲートには、他の同様なＭＯＳ　Ｆ　Ｅ
　Ｔとともに転送タイミング信号φｔｆ２が供給され、
ＭＯ３ＦＥＴＱ３．Ｑ４はこれによりスイッチ制御され
る。上記第２の単位のラッチ回路ｔＪＤＦＦは、特に制
限されないが、ＮチャンネルＭＯ３ＦＥＴＱ？、Ｑ９と
ＰチャンネルＭＯ３ＦＥＴＱ８．ＱＩＯからなる２つの
ＣＭＯＳインバータ回路の入力と出力が交差接続される
ことによって構成される。

上記単位のラッチ回路ＵＤＦＦの一対の入出力ノードＤ
Ｏ’　、ＤＯ’　は、他方においてシリアル入出力用の
単位のスイッチ回路ＳＷを構成するスイッチＭＯＳ　Ｆ
　ＥＴＱ　１　、　Ｑ　２を介してシリアル入出力用の
共通のデータ線ＣＤ’　、ＣＤ’　に接続される。これ
らのスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１とＱ２の共
通接続されたゲートには、シフトレジスタＳＲを構成す
る単位回路ＵＳＲ（相補データに’ＷＤＯ１ＤＯに対応
する単位回路）の出力信号Ｓ　Ｌ　Ｏが選択信号として
供給される。

上記単位のシフトレジスタＵＳＲは、前段の半ビニ・ト
回路が上記単位のラッチ回路ＵＤＦＦと同様な２つのＣ
ＭＯＳインバータ回ＩＮＩとＮ２及びその出力信号を後
段の半ピント回路に伝えるＰチャンネル型の伝送ゲー）
ＭＯ３ＦＥＴＱＩ　２から構成される。なお、帰還用の
インバータ回路Ｎ２は、それを構成するＭＯＳＦＥＴの
コンダクタンスが小さくされる。これによって、インバ
ータ回路Ｎ１の入力信号は、Ｎチャンネル型の伝送ゲ−
）ＭＯ３ＦＥＴＱｉｌを介して前段からの転送された信
号に従ったレベルにされる。言い換えるならば、インバ
ータ回路Ｎ１の出力信号は、上記ＭＯ３ＦＥＴＱ１１を
介して供給された信号によって反転させられる。ト記Ｐ
チャンネル型の伝送ゲートＭｏ　Ｓ　Ｆ　ＥＴＱ　１２
によって転送される信号を受ける後段の半ビツト回路も
、上記同様なＣＭＯＳインバータ回路Ｎ３とＮ４及びそ
の出力信号を次段回路に伝えるＮチャンネル型の伝送ゲ
ートＭＯ３ＦＥＴＱＩ　３により構成される。上記信号
転送用のＭＯ３ＦＥＴＱＩＩないしＱｌ３のゲートには
、上記シフトクロック信号φＳが共通に供給される。上
記後段の半ビツト回路の入力端子の信号が選択信号ＳＬ
Ｏとして、上記スイッチＭＯ３ＦＥＴＱＩとＱ２のゲー
トに伝えら托る。なお、インバータ回路Ｎ５とＮ６は、
次段のシフトレジスタを構成するものである。シフトレ
ジスタの最終段出力は、伝送ゲートＭＯ３ＦＥＴＱ１３
に対応する伝送ゲートＭＯ３ＦＥＴを経ることなく、ラ
ッチ回路を構成するインパーク回路の出力がＭＯ３ＦＥ
ＴＱＩ　１に帰還される。この帰還のための配縁路長を
考慮して、最終段の出力はドライブ回路によって増幅さ
れて帰還される。

上記シフトレジスタＳＲを構成する単位回路ＵＳＲには
、初期値設定のために、スイッチＭＯ３ＦＥＴＱ１５を
介してカラムデコーダＣ−ＤＣＲの出力信号ＹＯが供給
される。つまり、単位回路ＵＳＨに対応するランダム入
出力用スイッチ回路ｕｃｓｗに供給される信号ＹＯの逆
相の信号が供給される。上記スイッチＭＯ３ＦＦ、ＴＱ
１５は、他の同様なスイッチＭＯ３ＦＥＴＱＩ　４とと
もに、プリセットタイミング信号φｓｅｔによりスイッ
チ制御される。例えば、カラムデコーダＣ−ＤＣＲによ
り形成される出力信号ＹＯがロウレベル（論理“０”）
の選択信号なら、上記即位回１ＵｓＲの前段回路にロウ
レベルの信号が上記ブリセントタイミング信号φｓｅｔ
に同期して取り込まれる。

他の単位回路には、カラムデコーダＣ−ＤＣＲにより形
成される出力信号Ｙｌ等のようにハ・イレベル（論理“
１”）の非選択信号がスイッチＭＯ３ＦＥＴＱ１４等を
介して供給される。なお、カラムデコーダＣ−ＤＣＲが
ハイレベルを論理“１゛。

とするナンド（ＮＡＮＤ）ゲート回路により構成される
場合、その出力信号（ロウレベル）がそのまま上記シフ
トレジスタＳＲの初期値として供給される。したがって
、上記のようなナントゲート構成のデコーダ回路を用い
た場合、上記ランダム入出力用のカラムスイッチ回路を
構成するＭＯ３ＦＥＴＱＩ　６．Ｑｌ　７のゲートには
、上記カラムデコーダＣＤＣＲの出力信号がデータ選択
タイミング信号に従って反転して供給されることになる
。また、スイッチ回路ｕ　ｃ　ｓ　ＷとＳＳＷの一方が
Ｎチャンネルルミｏ　Ｓ　Ｆ　ＥＴのみで、他方がＰチ
ャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔのみで構成される場合は
、カラムデコーダＣ−ＤＣＲから出力される同相の信号
を選択信号として用いることができる。

この単位のソフトレジスタＵＳＲの動作は、次の通りで
ある。クロック信号φＳがハイレベルのとき、Ｎチャン
ネル型の伝送ゲートＭＯ３ＦＥＴＱｌｌとＱｌ３がオン
状態にされ、半ビット分のシフト動作が行われる。例え
ば、前段回路からＭＯ３ＦＥＴＱＩ　ｌを介してインバ
ータ回路Ｎ１の入力端子にロウレベルの選択信号が転送
される。

これと同時に、インバータ回路Ｎ３の出力信号（ハイレ
ベル）は、ＭＯ３ＦＥＴＱＩ　３を介して次段回路へ転
送される。

次いで、クロック信号φＳがロウレベルに変化すると、
ＮチャンネルＭＯ３ＦＥＴＱＩ　ｌ、Ｑｌ３はオフ状態
に、ＰチャンネルＭＯＳＦＥＴＱＩ２がオン状態にされ
るため、インバータ回路Ｎ１の出力信号（ハイレベル）
が次の半ビツト回路の入力側に伝えられる。これによっ
て、スイッチＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１とＱ２がオン
状態にされ、共通のデータｙＡＣＤ’、ＣＤ−では、単
位のラッチ回路ＵＤＦＦに保持された入出力ノードＤＯ
’、ＤＯ”の信号が転送され、図外のメインアンプ及び
出力回路を介して外部端子Ｄｓに出力される。

次に、クロック信号φＳが再びハイレベルにされると、
インバータ回路Ｎ１の入力には前段回路からハイレベル
の非選択信号が転送され、同時に、インバータ回路Ｎ３
の出力からロウレベルの選択信号が次段回路に転送され
る。そして、クロック信号φＳがロウレベルにされると
、インバータ回路Ｎ３の入力にはロウレベルが伝えられ
るため、スイッチＭＯ３ＦＥＴＱＩとＱ２がオフ状態に
、次段回路に対応されたスイッチ回路ＳＷの単位のスイ
ッチＭ　ＯＳ　Ｆ　Ｅ　Ｔがオン状態にされて、次段回
路に対応された昨位のラッチ回路ＵＤＦＦの保持信号が
共通のデータ線ＣＤ’　、ＣＤ’　に転送される。以下
同様な動作の繰り返しによってシリアル出力動作が行わ
れる。一方、上記同様なシフトレジスタＳＲの動作によ
り、シリアル入力動作が可能とされる。シリアル入出力
端子Ｄｓからシリアル入出力回路を介して共通データ線
ＣＤ’　、ＣＤ゛には、クロック信号φＳに同期した入
力データが連続的に供給される。クロック信号φＳに同
期して、順次、共通のデータ線をシフトレジスタの出力
により選択された単位のラッチ回路ＵＤＦＦに接続し、
入力データを保持させる。なお、上記のような初期値が
設定される場合、クロック信号φｓのロウレベルに同期
してハイレベルの選択信号ＳＬＯが形成されることにな
る。

次に、第３図に示したタイミング図に従って、この実施
例の半導体記憶装置の動作のｍ個をＭ単に説明する。こ
の実施例の半４体記憶装置では、ランダム入出力及びシ
リアル入出力が可能とされ、また、シリアル入出力とラ
ンダム入出力を並行して行うことが可能とされる。実質
的なチップ選択信号であるロウアドレスストローブ信号
ＲＡＳのハイレベルからロウレベルへの立ち下がり時に
、データ転送及び出力イネーブル信号ＤＴ１０Ｅがハイ
レベルであれば、ランダム入出力モードとされる。すな
わち、信号ＲＡＳのロウレベル時の出力イネーブル信号
ＯＥ　（Ｄ　Ｔ　／’　ＯＥ　）又はライトイネーブル
信号ＷＥのロウレベルに応じて、ランダム出力又はラン
ダム入力を行う、このとき、信号ＣＡＳに同期して供給
されるカラムアドレス信号は、アドレスレジスタＲＡＲ
に取り込まれる。

このアドレスレジスタＲＡＲに取り込まれたアドレス（
言置は、カラムアドレスデコーダＣ−ＤＣＲによって解
読され、上記カラムスイッチ回路ｃｓＷの選択動作が行
われる。

一方、信号ＲＡＳが立ち下がる以前に、信号り。

Ｔ／○Ｅがロウレベルにされていれば、ラングへ６゜入
出力は行われず、メモリアレイＭ　−Ａ　ＲＹとラッチ
回路ＰＤＦＦ又はＤＦＦとの間でデータ転送が行われる
転送モードとされる。すなわち、信号ＲＡＳが立ち下が
り時のライトイネーブル信号Ｗ、Ｅのハイレベル又はロ
ウレベルに応じて、メモリアレイＭ−ＡＲＹからラッチ
回路ＰＤＦＦ又はＤＦＦへの転送又はラッチ回路ＰＤＦ
Ｆ又はＤＦＦからメモリアレイＭ　　ＡＲＹへのデータ
転送が行われる。この実施例では、シリアル出力又はシ
リアル入力のためのスタートアドレスとエンドアドレス
が指定される。上記エンドアドレスの指定のために、特
に制限されないが、ダミーサイクルが実行される。この
ダミーサイクルでは、カラムアドレスストローブ信号Ｃ
ＡＳのハイレベルカラロウレベルへの変化に同期して供
給される第１のアドレス信号は、スタートアドレスレジ
スタＳＡＲに取り込まれる。そして、特に制限されない
が、カラムアドレスストローブ信号ＣＡＳがロウレベル
からハイレベルに変化するタイミングに同期して供給さ
れたエンドアドレス信号は、第１のエンドアドレスレジ
スタＥＡＲ１に供給される。このとき、第２のエンドア
ドレスレジスタＥＡＲ２には、以前に設定した有効なエ
ンドアドレス信号が供給されている。

そして、再び上記同様に、信号ＲＡＳが立ち下がる以前
に、信号ＤＴ１０Ｅをロウレベルにしてデータ転送モー
ドが設定される。このとき、信号ＲＡＳが立ち下がり時
のライトイネーブル信号ＷＥのハイレベル又はロウレベ
ルに応じて、リード転送又はライト転送とされる。この
転送のために、信号ＣＡＳの立ち下がりに同期して供給
されるアドレス信号は、スタートアドレス信号としてス
タートアドレスレジスタＳＡＲに取り込まれる。そして
、信号ＣＡ　Ｓがロウレベルからハイレベルに変化する
タイミングで供給されるアドレス信号は、次サイクルの
ためのエンドアドレス信号として第１のエンドアドレス
レジスタＥＡＲ１に取り込まれる。この動作と同期して
、上記ダミーサイクルで取り込んだエンドアドレス信号
は、第２のエンドアドレスレジスタＥＡＲ２に転送され
る。

したがって、この動作モードのときには、上記スタート
アドレスとダミーサイクルで取り込んだエンドアドレス
により指定されたメモリアレイＭ−ＡＲＹのエリアに対
応したシリアルアクセスが可能となる。メモリアレイＭ
　　ＡＲＹからラッチ回路ＤＦＦへのデータ転送（リー
ドデータ転送）又はラッチ回路ＤＦＦからメモリアレイ
Ｍ−ＡＲＹへのデータ転送（ライトデータ転送）を行う
。

このデータ転送に先立って又は引き続いて、シフトレジ
スタにより、連続的なデータの入力又は出力が行われる
。

第３図に？ｊｌ［数のワード線にわたる連続的なシリア
ル出力の例を示す、上記のようなダミーサイクルによる
エンドアドレスが取り込まれた状態でのシリアル出力動
作モードの設定によって、クロック信号ＣＬＫに同期し
たシリアル出力動作を行う。

このシリアル出力動作の終了前に、言い換えるならば、
このシリアル出力動作と並行して、ロウアドレスストロ
ーブ信号ＲＡＳをハイレベルからロウレベルに変化させ
ると、ロウアドレスバッファＲ−ＡＤＢにロウアドレス
信号ＲＡが取り込まれる。これによって、次に読み出す
べきメモリアレイＭ−ＡＲＹのワード線の選択動作が行
われる。

このとき、信号ＲＡＳをロウレベルに変化させる前に、
データ転送及び出力イネーブル信号ＤＴ１０Ｅをロウレ
ベルにして、転送モードであることを指示する。したが
って、メモリアレイＭ−ＡＲＹの相補データには、次に
読み出すべきワード線に結合されたメモリセルの記憶情
報がセンスアンプによって増幅されて出力される。この
信号は、転送ゲート回路ＴＦＧ　１を介して第１のラッ
チ回路ＰＤＦＦに取り込まれる。

次に、信号ＣＡＳのハイレベルからロウレベルへの変化
に同期して供給されるアドレス信号ＳＡは、次のシリア
ル出力動作におけるスタートアドレス信号としてスター
トアドレスレジスタＳＡＲに取り込まれる。この動作の
終了とともに、信号ＤＴ１０Ｅがハイレベルに戻される
。

一方、アドレスカウンタＣ０ＵＮＴは、上記シリアル出
力動作におけるカラムアドレスを計数しており、比較回
路ＤＣＭＰによって、以前に取り込まれたエンドアドレ
ス（第２のエンドアドレスレジスタＥＡＲ２）との比較
動作が行われている。

上記両信号が一致すると、エンド信号ＥＮＤが形成され
る。このエンド信号ＥＮＤが形成されまでの間が現デー
タのシリアル出力動作期間とされる。

したがって、上記信号ＲＡＳをロウレベルにしてから上
記エンド信号Ｅ　Ｎ　Ｄが出力される迄の時間Ｔ１は、
上記メモリアレイＭ−ＡＲＹのワード線選択動作及びセ
ンスアンプの増幅動作に最低必要な時間にされる必要が
ある。なお、上記時間Ｔ１を長く設定すると、その間ラ
ンダムアクセスが可能になる時間が短くされるので、上
記時間Ｔ１は必要最小時間に設定することが望ましい。

上記現データが出力回路ＳＩＯに出力されてから、新デ
ータのシリアル出力までの時間Ｔ２の間に、上記第１の
ラッチ回路ＰＤＦＦに取り込まれたデータが第２のラッ
チ回路ＤＦＦに転送される。

また、上記スタートアドレスレジスタＳＡＲに取り込ま
れたスタートアドレス信号ＳＡがカラムデコーダＣ−Ｄ
ＣＲによって解読されて、シフトレジスタＳＲの初期値
設定が行われる。これによって、クロック信号ＣＬＫに
同期して、引き続き上記新データがシリアルに出力され
る。

そして、新データのシリアル出力動作が開始された後、
信号ＣＡＳをロウレベルからハイレベルに変化させて、
次のサイクルのためのエンドアドレス信号が第１のエン
ドアドレスレジスタＥＡＲ１に取り込まれ、この第１の
エンドアドレスレジスタＥＡＲ１に既に取り込まれたエ
ンドアドレス信号は、第２のアンドアドレスレジスタＥ
ＡＲ２に転送される。以下、同様な動作によってメモリ
アレイＭ−ＡＲＹ内の一定のエリアの画素データがシリ
アルに出力される。

なお、スタートアドレス、エンドアドレスを変更しない
でデータ転送を行う場合には信号ＣＡＳはハイレベルを
保つ。また、ライトイネーブル信号ＷＥがロウレベルに
されるライト転送動作の場合には、圃示しないが、信号
ＲＡＳのロウレベルによって第２のラッチ回路ＤＦＦの
記憶情報がメモリアレイＭ−ＡＲＹに転送される。この
ライト転送に先立って上記シリアル入力動作によって−
定のエアリに対応した上記第２のラッチ回路ＤＦＦのビ
ットにのみが書き込みが行われる。このシリアル入力動
作が、上記エンドアドレスに対応したアドレス迄行われ
ると、上記エンド信号ＥＮＤによって、スタートアドレ
スにもどる。これによって、書き換えたい一定のエリア
のデータのみが書き換えられる。

この実施例では、信号Ｄ　Ｔ１０　Ｅを適当なタイミン
グでロウレベルからハイレベルに変化させて置き、内部
信号ＥＮＤに従って次のワード線に対応したシリアル動
作が行われるため、内部回路に対する外部信号のタイミ
ングマージンをフリーにすることができる。

このようにシリアル出力のスタートアドレスを与える時
及びエンドアドレスを与える時に、カラムデコーダＣ−
ＤＣＲがスイッチ回路ｓｓｗ及びＣＳ　Ｗに共通である
ため、ランダムアクセス用の共通データ線が相補データ
線に接続される。しかし、これは、カラムデコーダＣ−
ＤＣＲを共通にでき、かつその構成を簡素化できる一方
で、モード識別により同等不都合を生じない。

なお、上記ラッチ回路ＤＦＦ及びシフトレジスタＳＲに
よるシリアル入出力動作においては、メモリアレイＭＡ
ＲＹやその周辺回路が非動作状態であるため、これと並
行して、信号ＲＡＳ、ＣＡＳを一旦ハイレベルにして、
再びロウレベルにすると、１ビツト　（又は４ビツト）
の即位でのランダムアクセスによる書き込み／読み出し
を行うことができる。

第４図は、第２図に示す単位のシフトレジスタＵＳＲ及
びその前段部分に関する他の実施例の回路図を示す、こ
の実施例においては、カラムデコーダＣ−ＤＣＲの出力
（ｉ号ＹＯが供給される出力信号線と単位のシフトレジ
スタＵＳＲ’　　との間に、スタートポイントラッチ回
路５ＰＲＯ、エンドポイントラッチ回路ＥＰＲＯ及びネ
クストエンドポイントラッチ回路ＮＥＰＲＯが設けられ
る。上記各ラッチ回路は、それぞれ一対のインバータ回
路（Ｎ？、Ｎ８）、（Ｎ　９．　Ｎ　１０）及び（Ｎｉ
ｌ。

Ｎ１２）から構成される。各ラッチ回路への入力タイミ
ング及び出力タイミングを規定するために、制御信号φ
５ｅｔｌ〜φ５ｗｔ４によって制御されるスイッチＭＯ
３ＦＥＴＱ１６〜Ｑ１９が設けられる。

カラムデコーダＣ−０ＣＲの他の出力信号線と、これに
対応する単位のシフトレジスタとの間の構成も上記の構
成と同様である。すなわち、出力信号Ｙ１が供給される
出力信号線には、スタートポイントラッチ回路５ＰＲ１
、エンドポイントラッチ回路ＥＰＲ１及びネクストエン
ドポイントラッチ回路ＮＥＰＲ１が設けられる。また、
各ラッチ回路はそれぞれ一対のインバータ回路によって
構成され、各ラッチ回路への入力タイミング及び出力タ
イミングを規定するために、上記制御信号φ５ｅｔｌ〜
φ５ｗｔ４によって制′４刊されろスイッチＭＯ３ＦＥ
ＴＱ２０−Ｑ２３が設けられる。各スタートポイントラ
ッチ回路（ＳＰＲＯ，５ＰＲＬ・・・・）に保持される
情報は、スタートアトＩ／スレジスタＳ　Ａ　Ｒから転
送されるアトｌメス信号に基づいて決定される。

エンドポイントラッチ回路（ＥＰＲＯ，ＥＰＲｌ・・・
・）に保持される情報は、その前段の各ネクストエンド
ポイントラッチ回路（ＮＥＰＲＯ。

ＮＥＰＲＩ・・・・）から所定のタイミングでシフトさ
れる。各ネクストエンドポイントラッチ回路（ＮＥＰＲ
Ｏ，ＮＥＰＲＩ・・・・）に保持される情報は、エンド
アドレスレジスタＥＡＲ１又はＥＡＲ２から送出される
アドレス信号に基づいて決定される。エンドポイントラ
ッチ回路ＥＰＲＯの出力信号は、対応する単位のシフト
レジスタＵＳＲ’　の後段のラッチ回路を構成するＮ　
Ａ　Ｎ　Ｄ回路ＮＡの入力信号とされる。単位のシフト
レジスタｔＪ　Ｓ　）’？　’　でシフトレジスタのシ
フト動作を終了させろ場合には、この単位のシフトレジ
スタしＳＲ’　に対応するエントポイントラ、Ｊチ回路
ＥＰＲＯの出力信号がロウレベルとされる。し、たがっ
て、ＮＡＮＤ回路ＮＡの出力信号は、ハイレベルに固定
される。その結果、スイッチ回路Ｓ　Ｗに対する選択レ
ベルのシフト卸１作が中止される。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、１１）メモリアレイのデータ線とラッチ回路にパラレル
に信号を伝達する信号経路と、リング状のシフトレジス
タにより形成された選択信号によって上記ラッチ回路と
シリアル入出力用の共通のデータ線とを接続するスイッ
チ経路を設けるとともに、スタートレジスタに取り込ま
れたアドレス信号をカラムデコーダに供給して、上記シ
フトレジスタの各ビットに供給する初期値を形成するこ
とによって、カラムデコーダをランダム入出力用とシリ
アル入出力用に共用することができる。これによって、
シリアル入出力及びランダム入出力が可能となり、かつ
ぞのための回路の５ｇ化を図ることができるという効果
が得られる。

（２）現シリアル動作モード用のエンドアドレス信号と
次サイクルのエンドアドレス信号とをぞれぞれレジスタ
に供給することによって、スタートアドレスとエンドア
ドレスにより指定された一定のエリアを構成するデータ
を複数のワード線にまたがって連続的にシリアル入出力
させることができるという効果が得られる。

（３）上記＋１１及び（２）により、ＣＲＴｉ面を構成
する画素数に対して大きな記憶容量を持つメモリアレイ
Ｍ−ＡＲＹに対して任意のアドレス指定によるシリアル
入出力を行うことができから、より多様な画像処理の高
速化を図ることができるという効果が得られる。

（４）内部のエンド信号によって、そのシリアルサ１“
タルの終了と、次のシリアルサイクルの動作開始の切り
換えが自動的に行えるため、外部から供給される上記速
読シリアルモードを指示する制御信号のタイミングマー
ジンを実質的にフリーにできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範四で種々変更可
能であることはいうまでもない。例えば、エンド信号を
用いて、シフトレジスタＳＲのシフト動作を実質的に停
止させるものであってもよい。このようなシフト動作の
ｔ＋ｔｉ　ｋｉｌためには、上記クロック信号φＳの供
給停止やシフトレジスタを構成する各単位回路間に、エ
ンド信号によって制御されるゲート回路を設ければよい
。

第１図において、カラムデコーダを中心として左右対称
的にメモリアレイＭ　−Ａ　ＲＹや、その周辺回路を配
置する構成としてもよい。ごの場合には、シフトクロッ
ク信号ＣＬＫに奇数番目と偶数番とのように交互に、入
力又は出力させることができるので、シフトレジスタ等
の内部回路の実質的な動作速度をクロック）；号の周波
数の１／２の周波数に遅くできる。

また、メモリアレイＭ−ＡＲＹは、センスアンプを中心
として左右にメモリアレイが配置される、いわゆるシエ
アードセンスアンプ方式により、メモリセルの選択動作
を行うものであってもよい。

また、メモリセルの記憶情報の読み出しに用いられる基
準電圧は、ダミーセルを利用するものの他、相補データ
線を電源電圧Ｖｃｃの１／２の電位Ｖｃｃ／２にプリチ
ャージして、それを利用するいわゆるハーフプリチャー
ジ方式又はダミーセルレス方弐を採るものであってもよ
い。

また、メモリアレイは、上記のようなダイナミック型メ
モリセルを用いるものの他、スタティック型メモリセル
により構成されるものであってもよい。

この発明は、ランタム入出力機能とシリアル入出力機能
を持つ半外体記憶’２Ｗに広く利用できるものである。

〔発明の効果〕

本願に３いて開示される発明のうち代表的なものによっ
て得られる効果をＴＪｊｔに説明すれば、下記の通りで
ある。すなわち、シリアル入出力のために、第１の転送
タイミング信号に従って上記メモリアレイのデータ線と
の間で信号をパラレルに授受する第１のラッチ回路と、
第２の転送タイミング信号に従って上記メモリアレイ又
は上記第１のラッチ回路との間で信号をパラレルに授受
する第２のラッチ回路と、上記第１又は第２のラッチ回
路と第２の共通のデータ線との間に設けられたシリアル
入出力用のスイッチ回路と、スタートアドレス信号が供
給されるスタートアドレスレジス夕と、このスタートア
ドレスレジスタに供給されたアドレス信号を上記カラム
デコーダにより解読して形成され信号が初期値として供
給され、そのシフト動作により上記シリアル入出力用の
スイッチ回路の選択信号を形成するシフトレジスタと、
第１及び第２のエンドアドレス信号がそれぞれ供給され
る第１及び第２のエンドアドレスレジスタと、上記第１
のエンドアドレスレジスタの信号と、上記スタートアド
レスレジスタにより初期値が設定され、上記シフトレジ
スタによるシリアル入出力動作を計数するアドレスカウ
ンタと、上記アドレスカウンタの出力信号と上記第１又
は第２のエンドアドレスレジスタの出力信号とを受ける
比較回路とを設け、スタートアドレスレジスタにより指
示されたアドレスからシリアルなデータの入出力動作が
開始されたとき、既に日活込まれた第１又は第２のエン
ドアドレスレジスタによって指示されたアドレスまでの
シリアル入出力動作を行うともに、このシリアル入出力
動作と並行して次の動作サイクルのためのエンドアドレ
ス信号を上記第２又は第１のエンドアドレスレジスタに
取り込むとともに、次の動作サイクルで入出力すべきメ
モリアレイの信号を上記第１又は第２のラッチ回路に取
り込むようにする。これによって、ランダム入出力用と
シリアル入出力用の初期アドレスの解読を共通のカラム
デコーダにより形成できるとともに、メモリアレイのワ
ード線のうち、一定の範囲のデータを指定してシリアル
に入出力することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２図には、そのランダム入出力用及びシリアル入出力
動作ド部各回路の具体的一実施例を示す回路図、第３図は、その動作の一例を示すタイミング図、第４図
は、この発明の他の一実施例を示す回路図である。Ｍ　−Ａ　ＲＹ・・メモリアレイ、Ｒ−ＡＤＢ・・ロウ
アドレスバッファ、Ｃ−ＡＤＢ・・カラムアドレスバッ
ファ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、Ｃ３Ｗ・・カラムスイ
ッチ回路、ＳＳＷ・・シリアル転送用スイッチ回路、Ｐ
ＤＦＦ、ＤＦＦ・・データラッチ回路、Ｓ　Ｒ＆　Ｓ　
Ｓ　Ｗ・・シリアル選択回路、Ｉｌｏ・・ランダム入出
力回路、ＳＩＯ・・シリアル人出力回路、ＴＦＧＩ、Ｔ
ＦＧ２・・転送ゲート回路、ＲＡＲ・・ランダムアクセ
ス用アドレスレジスタ、ＳＡＲ・・スタートアドレスレ
ジスタ、ＥＡＲｌ、ＥＡＲ２・・エンドアドレスレジス
タ、Ｃ０ＵＮＴ・・アドレスカウンタ、Ｄ　ＣＭＰ・・
比較回路、ＴＣ・・タイミング制御回路、ＵＣ３Ｗ、Ｐ
Ｔ、！ＤＦＦ、ＵＤＦＦ、ＵＳＲ・・単位回路

Claims

【特許請求の範囲】１、メモリアレイを構成するデータ線と第１の共通デー
タ線との間に設けられたランダム入出力用のカラムスイ
ッチ回路と、上記カラムスイッチ回路の選択信号を形成
するカラムデコーダ回路と、第１の転送タイミング信号
に従って上記メモリアレイのデータ線との間で信号をパ
ラレルに授受する第１のラッチ回路と、第２の転送タイ
ミング信号に従って上記メモリアレイ又は上記第１のラ
ッチ回路との間で信号をパラレルに授受する第２のラッ
チ回路と、上記第１又は第２のラッチ回路とと第２の共
通のデータ線との間に設けられたシリアル入出力用のス
イッチ回路と、スタートアドレス信号が供給されるスタ
ートアドレスレジスタと、このスタートアドレスレジス
タに供給されたアドレス信号を上記カラムデコーダによ
り解読して形成され信号が初期値として供給され、その
シフト動作により上記シリアル入出力用のスイッチ回路
の選択信号を形成するシフトレジスタと、スタートアド
レス信号が供給されるスタートアドレスレジスタと、第
１及び第２のエンドアドレス信号がそれぞれ供給される
第１及び第２のエンドアドレスレジスタと、上記第１の
エンドアドレスレジスタの信号と、上記スタートアドレ
スレジスタにより初期値が設定され、上記シフトレジス
タによるシリアル入出力動作を計数するアドレスカウン
タと、上記アドレスカウンタの出力信号と上記第１又は
第２のエンドアドレスレジスタの出力信号とを受ける比
較回路とを含み、スタートアドレスレジスタにより指示
されたアドレスからシリアルなデータの入出力動作が開
始されたとき、既に書き込まれた第１又は第２のエンド
アドレスレジスタによって指示されたアドレスまでのシ
リアル入出力動作を行うともに、このシリアル入出力動
作と並行して次の動作サイクルのためのエンドアドレス
信号を上記第２又は第１のエンドアドレスレジスタに取
り込むとともに、次の動作サイクルで入出力すべきメモ
リアレイの信号を上記第１又は第２のラッチ回路に取り
込むことを特徴とする半導体記憶装置。２、上記第１と第２のラッチ回路及び第１及び第２のエ
ンドアドレスレジスタを構成する対応する単位の回路は
、転送ゲート回路を介して縦列形態に接続されるもので
あり、新データと現データ及び現サイクルのエンドアド
レス信号と次サイクルのエンドアドレス信号とが上記比
較回路の出力信号に従って形成されるタイミング信号に
従ってそれぞれ転送されることによって新データが現デ
ータに、現サイクルのエンドアドレスが次サイクルのエ
ンドアドレス信号に置き換わるものであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。