JPH01296485A - マルチポートｒａｍ - Google Patents
マルチポートｒａｍInfo
- Publication number
- JPH01296485A JPH01296485A JP63126722A JP12672288A JPH01296485A JP H01296485 A JPH01296485 A JP H01296485A JP 63126722 A JP63126722 A JP 63126722A JP 12672288 A JP12672288 A JP 12672288A JP H01296485 A JPH01296485 A JP H01296485A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- address
- shifter
- column decoder
- pointer address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳメモリのうちシフトレジスタを兼ね備
えたマルチボー１−ＲＡＭに関するものである。
えたマルチボー１−ＲＡＭに関するものである。
第２図は従来のマルチボー）ＲＡＭに於けるシリアルポ
インタアドレスのセソｌ−，並びにアクセスのメカニズ
ムを示したものである。図において、４は列デコーダ、
５はＳＣクロックにより随時シフトしていくシリアルシ
フタ、３は転送サイクルでセントされるシリアルポイン
タアドレスを列デコーダ４からシリアルシフタ５に転送
するゲート信号、６はシリアルメモリであるデータレジ
スタ、８はシリアル入出力線、７はシリアルシフタ５の
出力であり、データレジスタ６の内容をシリアル入出力
線８へ伝送するトランジスタのゲート信号、９はシリア
ル入出力線８のデータを増巾するアンプである。
インタアドレスのセソｌ−，並びにアクセスのメカニズ
ムを示したものである。図において、４は列デコーダ、
５はＳＣクロックにより随時シフトしていくシリアルシ
フタ、３は転送サイクルでセントされるシリアルポイン
タアドレスを列デコーダ４からシリアルシフタ５に転送
するゲート信号、６はシリアルメモリであるデータレジ
スタ、８はシリアル入出力線、７はシリアルシフタ５の
出力であり、データレジスタ６の内容をシリアル入出力
線８へ伝送するトランジスタのゲート信号、９はシリア
ル入出力線８のデータを増巾するアンプである。
次に出力時の動作について説明する。
転送サイクルによって列デコーダ４の出力であるアドレ
ス線のうち、１本のみが活性化状態となる。次いで、転
送ゲート３がオン状態となり、唯一のアドレスラインか
らシリアルシフタ５へ信号が伝達され、これが今後のシ
リアルアクセスのスタートであるシリアルポインタアド
レスとなる。
ス線のうち、１本のみが活性化状態となる。次いで、転
送ゲート３がオン状態となり、唯一のアドレスラインか
らシリアルシフタ５へ信号が伝達され、これが今後のシ
リアルアクセスのスタートであるシリアルポインタアド
レスとなる。
後の動作はＳＣクロックによりシリアルシフタ５が１ビ
ツトずつシフトし、シリアルシフタ５の出力はその都度
トランジスタ７を介し、シリアルメモリであるデータレ
ジスタ６の内容をシリアル入出力線８へと伝達する。更
にシリアル入出力線８へと現れた微小な電位差をアンプ
９で増巾し、出力に至る。入力時の場合には勿論これと
逆の動作となる。
ツトずつシフトし、シリアルシフタ５の出力はその都度
トランジスタ７を介し、シリアルメモリであるデータレ
ジスタ６の内容をシリアル入出力線８へと伝達する。更
にシリアル入出力線８へと現れた微小な電位差をアンプ
９で増巾し、出力に至る。入力時の場合には勿論これと
逆の動作となる。
従来のマルチボー）ＲＡＭは以上のように構成されてい
るので、−旦決定されたシリアルポインタアドレスを記
憶することができず、同一アドレスからシリアルアクセ
スする場合に於いても毎回転送サイクルで同しアドレス
を入力しなければならないという問題点があった。
るので、−旦決定されたシリアルポインタアドレスを記
憶することができず、同一アドレスからシリアルアクセ
スする場合に於いても毎回転送サイクルで同しアドレス
を入力しなければならないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、シリアルポインタアドレスを変化させたくな
い場合、外部からのアドレス入力を必要としない機能を
有するマルチボー１−ＲＡＭを提供することを目的とす
る。
たもので、シリアルポインタアドレスを変化させたくな
い場合、外部からのアドレス入力を必要としない機能を
有するマルチボー１−ＲＡＭを提供することを目的とす
る。
この発明に係るマルチボー）ＲＡＭは列デコーダとシリ
アルシックとの間にポインタアドレスを記憶するラッチ
回路を設け、転送ゲートを列デコーダとラッチ回路との
間、及びラッチ回路とシリアルシフタとの間にそれぞれ
設けるようにしたものである。
アルシックとの間にポインタアドレスを記憶するラッチ
回路を設け、転送ゲートを列デコーダとラッチ回路との
間、及びラッチ回路とシリアルシフタとの間にそれぞれ
設けるようにしたものである。
本発明におけるマルチボー）ＲＡＭは、列デコーダとシ
リアルシックとの間にポインタアドレスを記憶するラッ
チ回路を設けたので、ポインタアドレスをシリアルシッ
クに伝達した後でもそのポインタアドレスを記憶できる
。
リアルシックとの間にポインタアドレスを記憶するラッ
チ回路を設けたので、ポインタアドレスをシリアルシッ
クに伝達した後でもそのポインタアドレスを記憶できる
。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるマルチポートＲＡＭを
示す回路図であり、図において、１はシリアルポインタ
アドレスを記憶するラッチ回路、４は列デコーダ、２は
列デコーダ４の出力をラッチ回路１に伝送するトランジ
スタのゲート信号、５はシリアルシフタ、３はラッチ回
路１を介してシリアルシフタ５に伝送するトランジスタ
のゲート信号、６はシリアルメモリであるデータレジス
タ、８はシリアル入出力線、７はシリアルレジスタ５の
出力であり、データレジスタ６の内容をシリアル入出力
線８へ伝達するトランジスタ、９はアンプである。
示す回路図であり、図において、１はシリアルポインタ
アドレスを記憶するラッチ回路、４は列デコーダ、２は
列デコーダ４の出力をラッチ回路１に伝送するトランジ
スタのゲート信号、５はシリアルシフタ、３はラッチ回
路１を介してシリアルシフタ５に伝送するトランジスタ
のゲート信号、６はシリアルメモリであるデータレジス
タ、８はシリアル入出力線、７はシリアルレジスタ５の
出力であり、データレジスタ６の内容をシリアル入出力
線８へ伝達するトランジスタ、９はアンプである。
次に第３図のタイミングチャートを用いてこの実施例を
説明する。
説明する。
期間１０は従来の転送サイクル２であり、このＣＡＳエ
ツジで取り込まれた列アドレス（ｎ）がシリアルポイン
タアドレスとなる。即ち、１２に示すＳＣのクロックは
（ｎ）アドレスの入出力（この実施例においては出力）
となり、次のＳＣクロックはｎ＋１．ｆｉ＋２．・・・
とシフトしていく。次に新たに転送サイクルを行い、又
、ポインタアドレスが前回と同じ（ｎ）番地を指定した
い時には期間１１の如＜ＣＡＳの入力を必要とせず、転
送ゲート３のみオンするようにすれば１３のＳＣクロッ
クは再び（ｎ）番地の入出力となる。即ち、第１図で示
す転送ゲート２．３は従来のＲＡＳ。
ツジで取り込まれた列アドレス（ｎ）がシリアルポイン
タアドレスとなる。即ち、１２に示すＳＣのクロックは
（ｎ）アドレスの入出力（この実施例においては出力）
となり、次のＳＣクロックはｎ＋１．ｆｉ＋２．・・・
とシフトしていく。次に新たに転送サイクルを行い、又
、ポインタアドレスが前回と同じ（ｎ）番地を指定した
い時には期間１１の如＜ＣＡＳの入力を必要とせず、転
送ゲート３のみオンするようにすれば１３のＳＣクロッ
クは再び（ｎ）番地の入出力となる。即ち、第１図で示
す転送ゲート２．３は従来のＲＡＳ。
罷人力時においては共にオンするが、−入力がない場合
には転送ゲート３のみオンするようにすればよい。
には転送ゲート３のみオンするようにすればよい。
このような本発明の実施例によれば、シリアルポインタ
アドレスをシリアルシックに伝達した後でもラッチ回路
がシリアルポインタアドレスを記憶しているので、毎回
同じアドレスを入力する必要がなくなり、特にシリアル
ポインタアドレスを変化させたくない場合において効果
的である。
アドレスをシリアルシックに伝達した後でもラッチ回路
がシリアルポインタアドレスを記憶しているので、毎回
同じアドレスを入力する必要がなくなり、特にシリアル
ポインタアドレスを変化させたくない場合において効果
的である。
なお、上記実施例ではＣＡＳ入力のない転送サイクルに
おいて、前回のポインタアドレスを再びアクセスできる
ようにしたが、これは他のモードであってもよく、例え
ばシリアルシフタが任意のアドレスに達した後、転送ゲ
ート３がオンし、再び（ｎ）番地からのアクセスをする
ようにしてもよい。
おいて、前回のポインタアドレスを再びアクセスできる
ようにしたが、これは他のモードであってもよく、例え
ばシリアルシフタが任意のアドレスに達した後、転送ゲ
ート３がオンし、再び（ｎ）番地からのアクセスをする
ようにしてもよい。
以上のようにこの発明によれば、列デコータとシリアル
シックとの間にポインタアドレスを記憶するラッチ回路
を設け、列デコーダとラッチ回路との間、ラッチ回路と
シリアルシックとの間にそれぞれ転送ゲートを設けるよ
うにし、シリアルポインタアドレスを記憶できるように
したので、同アドレスからのアクセスに於いて、その都
度外部からアドレスを入力する必要がなくなり、操作上
の能率が良くなる効果がある。
シックとの間にポインタアドレスを記憶するラッチ回路
を設け、列デコーダとラッチ回路との間、ラッチ回路と
シリアルシックとの間にそれぞれ転送ゲートを設けるよ
うにし、シリアルポインタアドレスを記憶できるように
したので、同アドレスからのアクセスに於いて、その都
度外部からアドレスを入力する必要がなくなり、操作上
の能率が良くなる効果がある。
第１図は本発明の一実施例によるマルチポートＲＡＭを
示す回路図、第２図は従来のマルチボー）ＲＡＭを示す
回路図、第３図は本発明のマルチポートＲＡＭのタイミ
ングチャートを示す図であ図において、１はシリアルポ
インタアドレスラッチ回路、２は列デコーダ、アドレス
ラッチ間の転送ゲート、３はアドレスラッチ、シリアル
シフタ間の転送ゲート、４は列デコーダ、５はシリアル
シック、６はデータレジスタ、７はデータレジスタ、シ
リアル入出力線間の転送ゲート、８はシリアル入出力線
、９はアンプ、１０．１１は転送サイクル、１２．１３
はそれぞれ転送サイクル後の第１番目のＳＣクロックで
ある。 なお図中同一符号は同−又は相当部分を示す。
示す回路図、第２図は従来のマルチボー）ＲＡＭを示す
回路図、第３図は本発明のマルチポートＲＡＭのタイミ
ングチャートを示す図であ図において、１はシリアルポ
インタアドレスラッチ回路、２は列デコーダ、アドレス
ラッチ間の転送ゲート、３はアドレスラッチ、シリアル
シフタ間の転送ゲート、４は列デコーダ、５はシリアル
シック、６はデータレジスタ、７はデータレジスタ、シ
リアル入出力線間の転送ゲート、８はシリアル入出力線
、９はアンプ、１０．１１は転送サイクル、１２．１３
はそれぞれ転送サイクル後の第１番目のＳＣクロックで
ある。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ランダムアクセスメモリ及びその列の数に等しい
シリアルアクセスメモリと、 上記ＲＡＭの任意の列アドレス及びシリアルポインタア
ドレスを指定する列デコーダと、 読み出しあるいは書き込み開始列のアドレスである上記
シリアルポインタアドレスよりアドレスを増減させるた
めのシリアルシフタとを備え、該シリアルシフタの出力
に応じてシリアルメモリの読み出しあるいは書き込みを
行うマルチポートＲＡＭにおいて、 上記列デコーダとシリアルシフタとの間にポインタアド
レスを記憶するシリアルポインタアドレスラッチ手段を
設けるとともに、該ラッチ手段と上記列デコーダとの間
、及び上記ラッチ手段と上記シリアルシフタとの間に独
立に開閉可能な転送ゲートを設けたことを特徴とするマ
ルチポートＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126722A JPH01296485A (ja) | 1988-05-24 | 1988-05-24 | マルチポートｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126722A JPH01296485A (ja) | 1988-05-24 | 1988-05-24 | マルチポートｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296485A true JPH01296485A (ja) | 1989-11-29 |
Family
ID=14942252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126722A Pending JPH01296485A (ja) | 1988-05-24 | 1988-05-24 | マルチポートｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296485A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355335A (en) * | 1991-06-25 | 1994-10-11 | Fujitsu Limited | Semiconductor memory device having a plurality of writing and reading ports for decreasing hardware amount |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352398A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-05-24 JP JP63126722A patent/JPH01296485A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352398A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355335A (en) * | 1991-06-25 | 1994-10-11 | Fujitsu Limited | Semiconductor memory device having a plurality of writing and reading ports for decreasing hardware amount |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59131979A (ja) | 直列／並列アクセスメモリを使用するビデオデイスプレイ装置 | |
| JPS5942396B2 (ja) | 半導体メモリ装置 | |
| KR850006746A (ko) | 프로그램 가능판독 메모리장치 및 그를 이용한 메모리 시스템 | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| JPH03216888A (ja) | 半導体記憶装置 | |
| JPH05274862A (ja) | 半導体メモリ装置 | |
| JPH0831169A (ja) | 同期型半導体記憶装置及びその読み出し制御方法 | |
| JPH01296485A (ja) | マルチポートｒａｍ | |
| JPS6128198B2 (ja) | ||
| JP3302726B2 (ja) | 半導体記憶装置 | |
| JPS5532270A (en) | Read control circuit for memory unit | |
| JPH03105788A (ja) | 半導体記憶装置 | |
| JPH0765569A (ja) | サブレジスタ回路 | |
| JPS6419580A (en) | Dual port memory circuit | |
| JPH0514359B2 (ja) | ||
| JPH02187989A (ja) | デュアルポートメモリ | |
| JP2581144B2 (ja) | バス制御装置 | |
| SU1587517A1 (ru) | Устройство дл адресации буферной пам ти | |
| JPS56168267A (en) | Logical device | |
| JPH0619737B2 (ja) | メモリアクセス装置 | |
| JPS60115088A (ja) | 半導体メモリ | |
| JPH03137888A (ja) | Ｓｒａｍ内蔵ｄｒａｍ | |
| JP2715524B2 (ja) | タイマ回路 | |
| JPH01128295A (ja) | 半導体メモリ装置 | |
| JPS61269288A (ja) | 記憶素子モジユ−ル |