JPS6352462A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6352462A JPS6352462A JP61195454A JP19545486A JPS6352462A JP S6352462 A JPS6352462 A JP S6352462A JP 61195454 A JP61195454 A JP 61195454A JP 19545486 A JP19545486 A JP 19545486A JP S6352462 A JPS6352462 A JP S6352462A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体％ｖ１、特に、半導体チップを封止部
材で封止してなる半導体装直に適用して有効な技術に関
するものである。
材で封止してなる半導体装直に適用して有効な技術に関
するものである。
半導体装置は、記憶機能、論理機能等の機能を有する半
導体チップを樹脂（レジン）、セラミック材料等で形成
される封止部材で封止して構成されている。この種の半
導体装置は、その機能や実装方法等に応じて、ＤＩＰ、
ＰＬＣＣ，ＦＰＰ等の形状で構成される。
導体チップを樹脂（レジン）、セラミック材料等で形成
される封止部材で封止して構成されている。この種の半
導体装置は、その機能や実装方法等に応じて、ＤＩＰ、
ＰＬＣＣ，ＦＰＰ等の形状で構成される。
半導体装置の配線基板への実装方法は、半導体装置の側
部から突出する接続端子（リードビン）を配線基板に接
続することにより行われる。接続端子は、例えば、ニッ
ケル鉄合金（４２７０イ）で構成されている。接続端子
の接続には、一般的に、半田等の接着金属を使用してい
る。
部から突出する接続端子（リードビン）を配線基板に接
続することにより行われる。接続端子は、例えば、ニッ
ケル鉄合金（４２７０イ）で構成されている。接続端子
の接続には、一般的に、半田等の接着金属を使用してい
る。
なお、この種の半導体装置については、例えば、日経マ
グロウヒル社発行、別冊「マイクロデバイセズ」Ｎｏ、
２．１９８４年６月１１日号、Ｐρ１４８〜１５９に記
載されている。
グロウヒル社発行、別冊「マイクロデバイセズ」Ｎｏ、
２．１９８４年６月１１日号、Ｐρ１４８〜１５９に記
載されている。
本発明者は、半導体装置を配線基板に複数塔載する電子
装置の構成に際して検討した結果、次の問題点が生じる
ことを見出した。
装置の構成に際して検討した結果、次の問題点が生じる
ことを見出した。
まず、第１に、記憶機能を有する半導体装置を配線基板
に塔載する場合、配＆！基板の実装面積が限られている
ので、情報の容量を簡単に増加することができないとい
う問題がある。記憶機能を増加するには、情報の容量を
増加した半導体チップの新たなる開発、若しくは配線基
板の実装面積の増加が必要となる。
に塔載する場合、配＆！基板の実装面積が限られている
ので、情報の容量を簡単に増加することができないとい
う問題がある。記憶機能を増加するには、情報の容量を
増加した半導体チップの新たなる開発、若しくは配線基
板の実装面積の増加が必要となる。
第２に、論理機能を有する半導体装置を配線基板に塔載
する場合、配線基板の配線パターンや半導体装置の実装
位置がある程度固定されているので、論理機能の組代え
を簡単に行うことができないという問題がある。論理機
能の組代えを行うには、予じめ種々の半導体装置を塔載
する実装面積を確保しなければならず、配線基板の実装
面積の増加が必要となる。
する場合、配線基板の配線パターンや半導体装置の実装
位置がある程度固定されているので、論理機能の組代え
を簡単に行うことができないという問題がある。論理機
能の組代えを行うには、予じめ種々の半導体装置を塔載
する実装面積を確保しなければならず、配線基板の実装
面積の増加が必要となる。
本発明の第１目的は、記憶機能の大容量化が可能な半導
体装置を提供することにある。
体装置を提供することにある。
本発明の第２目的は、論理記能を組代えることが可能な
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明の第３目的は、配線基板の実装面積を増加するこ
となく、前記第１若しくは第２目的を達成することが可
能な半導体装置を提供することにある。
となく、前記第１若しくは第２目的を達成することが可
能な半導体装置を提供することにある。
本発明の第４目的は、前記第１．第２及び第３目的を達
成すると共に、機械的強度の高い接続端子を有する半導
体装ＩＩ！ヲ提供することが可能な技術を提供すること
にある。
成すると共に、機械的強度の高い接続端子を有する半導
体装ＩＩ！ヲ提供することが可能な技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
本発明は、半導体チップを封止部材で封止する半導体装
置の下面に、凹型若しくは凸型の第１接続端子を設け、
該半導体装置の上面に、前記第１接続端子と嵌合可能な
形状の凸型若しくは凹型の第２接続端子を設け、前記第
１．第２接続端子を電気的に接続したことを特徴とした
ものである。
置の下面に、凹型若しくは凸型の第１接続端子を設け、
該半導体装置の上面に、前記第１接続端子と嵌合可能な
形状の凸型若しくは凹型の第２接続端子を設け、前記第
１．第２接続端子を電気的に接続したことを特徴とした
ものである。
（作 用）
前述した手段によれば、前記半導体装置の上部に、同−
機能若しくは異なる機能を有する他の半導体装置を積み
重ねて配線基板に実装することができるので、配線基板
の実装面積を増加することなく、記憶機能の容量の増加
、又は論理機能の組代えを簡単に行うことができる。
機能若しくは異なる機能を有する他の半導体装置を積み
重ねて配線基板に実装することができるので、配線基板
の実装面積を増加することなく、記憶機能の容量の増加
、又は論理機能の組代えを簡単に行うことができる。
以下、本発明を一実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本実施例１は、電子装置において、記憶機能を有する半
導体装置の容量を増加した、本発明の第１実施例である
。
導体装置の容量を増加した、本発明の第１実施例である
。
本発明の実施例Ｉである半導体装置を配線基板に実装し
て構成した電子装置を第１図（概略構成図）で示し、第
１図の■−■線で切った半導体装置を第２図（要部断面
図）で示す。
て構成した電子装置を第１図（概略構成図）で示し、第
１図の■−■線で切った半導体装置を第２図（要部断面
図）で示す。
本発明の実施例■である電子装置は、第１図で示すよう
に、配線基板１の実装面に、ＲＯＭ又はＲＡＭ等の記憶
機能（Ｍｅｍｏｒｙ）を有する半導体装に２が複数積み
重ねられて構成されている。
に、配線基板１の実装面に、ＲＯＭ又はＲＡＭ等の記憶
機能（Ｍｅｍｏｒｙ）を有する半導体装に２が複数積み
重ねられて構成されている。
各々の半導体装置２は、その下面（配線基板１への塔載
面）に、複数の凹型（若しくは凸型）の接続端子（リー
ドピン）２Ａが設けられている。接続端子２Ａは、配線
基＠１の実装面に複数設けられた凸型（若しくは凹型）
の接続端子ＩＡと嵌合する形状で構成されている。接続
端子２ＡとＩＡとの嵌合は、着脱自在に行えるように構
成されている。
面）に、複数の凹型（若しくは凸型）の接続端子（リー
ドピン）２Ａが設けられている。接続端子２Ａは、配線
基＠１の実装面に複数設けられた凸型（若しくは凹型）
の接続端子ＩＡと嵌合する形状で構成されている。接続
端子２ＡとＩＡとの嵌合は、着脱自在に行えるように構
成されている。
また、両者の嵌合は、半田等の接着金属により固着して
もよい。接続端子２Ａは、アドレス信号Ａ。〜Ａｎ、セ
レクト信号Ｃ８又はデータ出力信号（ＲＡＭ又は書替可
能なＲＯＭにあってはデータ入出力信号） Ｏｏ ＝Ｏ
ｎ用の端子として構成される。アドレス信号Ａ０〜Ａｎ
の夫々の接続端子２Ａにはアドレス信号ＡＯ〜Ａｎの夫
々の接続端子ＩＡが接続される。セレクト信号Ｃ８の接
続端子２Ａにはセレクト信号Ｏ８の接続端子ＩＡが接続
される。さらに、データ出力信号０゜〜Ｏｎの夫夫の接
続端子２Ａにはデータ出力信号００〜Ｏｎの夫々の接続
端子ＩＡが接続される。
もよい。接続端子２Ａは、アドレス信号Ａ。〜Ａｎ、セ
レクト信号Ｃ８又はデータ出力信号（ＲＡＭ又は書替可
能なＲＯＭにあってはデータ入出力信号） Ｏｏ ＝Ｏ
ｎ用の端子として構成される。アドレス信号Ａ０〜Ａｎ
の夫々の接続端子２Ａにはアドレス信号ＡＯ〜Ａｎの夫
々の接続端子ＩＡが接続される。セレクト信号Ｃ８の接
続端子２Ａにはセレクト信号Ｏ８の接続端子ＩＡが接続
される。さらに、データ出力信号０゜〜Ｏｎの夫夫の接
続端子２Ａにはデータ出力信号００〜Ｏｎの夫々の接続
端子ＩＡが接続される。
また、半導体装置２は、その上面に、複数の凸型（若し
くは凹型）の接続端子（リードピン）２Ｂが設けられて
いる。接続端子２Ｂは、同一の記憶機能を有する半導体
装置２の下面に複数設けられた凹型（若しくは凸型）の
接続端子２Ａと嵌合する形状で構成されている。接続端
子２巳と２Ａとの嵌合は１着脱自在に行えるように、又
固着できるように構成されている。接続端子２Ｂは、接
続端子２Ａと同様に、アドレス信号Ａ０〜Ａｎ、セレク
ト信号Ｃ８又はデータ出力信号Ｏｏ〜Ｏｎ用の端子とし
て構成される。つまり、接続端子２Ａと接続端子２Ｂと
は、電気的に接続されるように構成されている。
くは凹型）の接続端子（リードピン）２Ｂが設けられて
いる。接続端子２Ｂは、同一の記憶機能を有する半導体
装置２の下面に複数設けられた凹型（若しくは凸型）の
接続端子２Ａと嵌合する形状で構成されている。接続端
子２巳と２Ａとの嵌合は１着脱自在に行えるように、又
固着できるように構成されている。接続端子２Ｂは、接
続端子２Ａと同様に、アドレス信号Ａ０〜Ａｎ、セレク
ト信号Ｃ８又はデータ出力信号Ｏｏ〜Ｏｎ用の端子とし
て構成される。つまり、接続端子２Ａと接続端子２Ｂと
は、電気的に接続されるように構成されている。
半導体装ｆｆ１２は、第２図に示すように、記憶機能を
有する半導体チップ２Ｃを封止部材２Ｄで封止して構成
されている。つまり、半導体チップ２Ｃは、接着金ｍ２
Ｅで封止用基板２Ｆのキャビティ内に塔載され、封止用
キャップ２Ｇで封止されている。前記接続端子２Ｂは、
第３図（要部拡大斜視図）で示すように、封止部材２Ｄ
（封止用基板２Ｆ）の一部を凸型に形成し、その上面及
び側面に導ｆｆｉ層２Ｈを形成して構成されている。導
電層２Ｈは、封止用基板２Ｆの表面をキャビティに達す
るまで延在するように構成されている。キャビティに延
在する導ｆ！ＩＭ２Ｈは、ボンディングワイヤ２工を通
して、半導体チップ２Ｃの電極（ボンディングパット）
に接続されている。
有する半導体チップ２Ｃを封止部材２Ｄで封止して構成
されている。つまり、半導体チップ２Ｃは、接着金ｍ２
Ｅで封止用基板２Ｆのキャビティ内に塔載され、封止用
キャップ２Ｇで封止されている。前記接続端子２Ｂは、
第３図（要部拡大斜視図）で示すように、封止部材２Ｄ
（封止用基板２Ｆ）の一部を凸型に形成し、その上面及
び側面に導ｆｆｉ層２Ｈを形成して構成されている。導
電層２Ｈは、封止用基板２Ｆの表面をキャビティに達す
るまで延在するように構成されている。キャビティに延
在する導ｆ！ＩＭ２Ｈは、ボンディングワイヤ２工を通
して、半導体チップ２Ｃの電極（ボンディングパット）
に接続されている。
前記接続端子２Ａは、接続端子２Ｂと同様に、封止部材
２Ｄ（封止用基板２Ｆ）の一部を凹型に形成し、その底
面（及び側面）に導電層２Ｈを形成して構成されている
。接続端子２Ａの導電層２Ｈは。
２Ｄ（封止用基板２Ｆ）の一部を凹型に形成し、その底
面（及び側面）に導電層２Ｈを形成して構成されている
。接続端子２Ａの導電層２Ｈは。
封止用基板２Ｆに形成される接続孔を通して、接続端子
２Ｂから延在する導電層２Ｈと電気的に接続するように
構成されている。導電層２Ｈは、例えば、メッキ、蒸着
等のメタライゼーション技術で形成する。
２Ｂから延在する導電層２Ｈと電気的に接続するように
構成されている。導電層２Ｈは、例えば、メッキ、蒸着
等のメタライゼーション技術で形成する。
前記封止用基板２Ｆ及び封止用キャップ２Ｇで構成され
る封止部材２Ｄは、セラミック材料若しくは樹脂材料で
構成する。
る封止部材２Ｄは、セラミック材料若しくは樹脂材料で
構成する。
このように、半導体装置２の下面に接続端子２Ａを構成
し、上面に接続端子２Ａと電気的に接続される接続端子
２Ｂを構成することにより、配線基板１の実装面に、複
数の記憶機能を有する半導体装置２を積み重ねて実装す
ることができる。情報の読出動作（ＲＡ Ｍ又は書替可
能なＲＯＭにあっては書込動作酸は情報の消去動作）は
、積み重ねられた複数の半導体装置２のうちの一つを選
択して行う。半導体装置２の選択は、この半導体装置２
に選択的し；セレクト信号Ｏ３が入力するように構成す
ればよい。例えば、選択的なセレクト信号Ｃ８の入力は
、接続端子２Ａ及び２Ｂを一組とする複数のセレクト信
号Ｃ８用接続端子のうち、一つの接続端子２Ａ及び２Ｂ
と半導体チップ２Ｃとが接続するようにボンディングワ
イヤ２Ｉを形成すればよい。
し、上面に接続端子２Ａと電気的に接続される接続端子
２Ｂを構成することにより、配線基板１の実装面に、複
数の記憶機能を有する半導体装置２を積み重ねて実装す
ることができる。情報の読出動作（ＲＡ Ｍ又は書替可
能なＲＯＭにあっては書込動作酸は情報の消去動作）は
、積み重ねられた複数の半導体装置２のうちの一つを選
択して行う。半導体装置２の選択は、この半導体装置２
に選択的し；セレクト信号Ｏ３が入力するように構成す
ればよい。例えば、選択的なセレクト信号Ｃ８の入力は
、接続端子２Ａ及び２Ｂを一組とする複数のセレクト信
号Ｃ８用接続端子のうち、一つの接続端子２Ａ及び２Ｂ
と半導体チップ２Ｃとが接続するようにボンディングワ
イヤ２Ｉを形成すればよい。
このように構成される半導体装置２は、配線基板１の実
装面積を増加することなく、記憶機能の容量を増加する
ことができる。換言すれば、配線基板１０単位実装面積
当りの情報量を増加することができるので、電子袋■の
実装密度を向上することができる。前記記憶機能の容量
の増加は、自由にしかも簡単に行うことができる。
装面積を増加することなく、記憶機能の容量を増加する
ことができる。換言すれば、配線基板１０単位実装面積
当りの情報量を増加することができるので、電子袋■の
実装密度を向上することができる。前記記憶機能の容量
の増加は、自由にしかも簡単に行うことができる。
また、半導体装Ｍ２を凹型の接続端子２Ａ及び凸型の接
続端子２Ｂで構成することにより、接続端子２Ａ及び２
ＢをＤＩＰ、ＰＬＣＣ等の接続端子に比べて、厚く太い
、機械的強度の強い形状で構成できるので、接続端子２
Ａ及び２Ｂの折れ曲りを防止することができる。つまり
、接続端子２Ａや２Ｂの損傷、破壊を防止し、又は隣接
する接続端子２Ａ間若しくは２Ｂ間の短絡を防止するこ
とができるので、半導体装置２の電気的信頼性を向上す
ることができる。
続端子２Ｂで構成することにより、接続端子２Ａ及び２
ＢをＤＩＰ、ＰＬＣＣ等の接続端子に比べて、厚く太い
、機械的強度の強い形状で構成できるので、接続端子２
Ａ及び２Ｂの折れ曲りを防止することができる。つまり
、接続端子２Ａや２Ｂの損傷、破壊を防止し、又は隣接
する接続端子２Ａ間若しくは２Ｂ間の短絡を防止するこ
とができるので、半導体装置２の電気的信頼性を向上す
ることができる。
なお、本発明は、接続端子２Ａと２Ｂとを一体に形成し
た導電性部材で構成し、封止部材２Ｄ（封止用基板２Ｆ
）の下面に凹部（若しくは凸部）を有し、上面に凸部（
若しくは凹部）を有するように、前記導電性部材を封止
部材２Ｄに埋込むように構成してもよい。
た導電性部材で構成し、封止部材２Ｄ（封止用基板２Ｆ
）の下面に凹部（若しくは凸部）を有し、上面に凸部（
若しくは凹部）を有するように、前記導電性部材を封止
部材２Ｄに埋込むように構成してもよい。
また１本発明は、配線基板１と半導体装置２との間に、
ＤＩＰと実質的に同一形状で形成された配線基板１に接
続する接続端子を有し、かつ前記半導体装１ｉ！２の接
続端子２Ａと嵌合可能な凸型の接続端子を有するソケッ
トを介在させて、配線基板１に半導体装置２を実装して
もよい。
ＤＩＰと実質的に同一形状で形成された配線基板１に接
続する接続端子を有し、かつ前記半導体装１ｉ！２の接
続端子２Ａと嵌合可能な凸型の接続端子を有するソケッ
トを介在させて、配線基板１に半導体装置２を実装して
もよい。
〔実施例■〕
本実施例■は、マイクロコンピュータを有する半導体装
置に記憶記能を有する半導体装置を積み重ねた１本発明
の第２実施例である。
置に記憶記能を有する半導体装置を積み重ねた１本発明
の第２実施例である。
本発明の実施例■である半導体装置を配線基板に実装し
て構成した電子装置を第４図（概略構成図）で示す。
て構成した電子装置を第４図（概略構成図）で示す。
本実施例Ｈの電子装置は、第４図で示すように。
マイクロコンピュータ（μＣｏｍｐｕｔｅｒ）を有する
半導体装１ｉ！３に、記憶機能を有する半導体装置２を
重ね合せて構成している。半導体装置３は、ＲＯＭ、Ｒ
ＡＭ等の記憶機能、演算論理機能、タイミング制御機能
、インタフェース機能等を有して構成される。半導体装
置２は、半導体装置３の記憶機能の拡張として構成され
ている。
半導体装１ｉ！３に、記憶機能を有する半導体装置２を
重ね合せて構成している。半導体装置３は、ＲＯＭ、Ｒ
ＡＭ等の記憶機能、演算論理機能、タイミング制御機能
、インタフェース機能等を有して構成される。半導体装
置２は、半導体装置３の記憶機能の拡張として構成され
ている。
半導体装置３は、半導体装置２と同様に、下面に凹型の
接続端子３Ａが構成され、上面に凸型の接続端子３Ｂが
構成されている。半導体装置２．３の夫々の接続端子２
Ａ、２Ｂ、３Ａ、３Ｂは、外部アドレス信号Ａ０〜Ａｎ
、制御信号１゜〜Ｉｍ、データ出力信号（ＲＡＭ又は書
替可能なＲＯＭにあってはデータ入出力信号）○。〜Ｏ
ｉ用の端子として構成される。
接続端子３Ａが構成され、上面に凸型の接続端子３Ｂが
構成されている。半導体装置２．３の夫々の接続端子２
Ａ、２Ｂ、３Ａ、３Ｂは、外部アドレス信号Ａ０〜Ａｎ
、制御信号１゜〜Ｉｍ、データ出力信号（ＲＡＭ又は書
替可能なＲＯＭにあってはデータ入出力信号）○。〜Ｏ
ｉ用の端子として構成される。
このように構成されるマイクロコンピュータを有する半
導体装置３は、記憶記能を有する半導体装置２を積み重
ねることができるので、記憶機能の拡張を自由にしかも
簡単に行うことができる。
導体装置３は、記憶記能を有する半導体装置２を積み重
ねることができるので、記憶機能の拡張を自由にしかも
簡単に行うことができる。
つまり、半導体装置３は、制御信号工でシステムとして
の同期を図り、アドレス信号Ａで指定された所定の番地
の情報をデータ出力信号Ｏとして取り入れることができ
る。
の同期を図り、アドレス信号Ａで指定された所定の番地
の情報をデータ出力信号Ｏとして取り入れることができ
る。
なお、半導体装＝３と２との接続において、不必要な接
続端子（３Ａ、３Ｂ、２Ａ、２Ｂ）は、ダミー（信号の
入出力に関係しないもの）として構成することができる
。ダミーとして構成される接続端子は、例えば、前述の
ように、ボンディングワイヤを形成せず、半導体チップ
と電気的に分離して構成される。
続端子（３Ａ、３Ｂ、２Ａ、２Ｂ）は、ダミー（信号の
入出力に関係しないもの）として構成することができる
。ダミーとして構成される接続端子は、例えば、前述の
ように、ボンディングワイヤを形成せず、半導体チップ
と電気的に分離して構成される。
本実施例■は、マイクロコンピュータを有する半導体装
置を重ね合せた、本発明の第３実施例である。
置を重ね合せた、本発明の第３実施例である。
本発明の実施例■である半導体装置を配線基板に実装し
て構成した電子装置を第５図（概略構成図）で示す。
て構成した電子装置を第５図（概略構成図）で示す。
本実施例■の電子装置は、第５図で示すように。
マイクロコンピュータを有する半導体装置３を複数積み
重れで構成している。この積み重ねた複数の半導体装置
３は、例えば、多数組の夫々の平均唾を並列に算出する
演算等、並列処理を行う場合に有効である。
重れで構成している。この積み重ねた複数の半導体装置
３は、例えば、多数組の夫々の平均唾を並列に算出する
演算等、並列処理を行う場合に有効である。
半導体装置３の夫々の接続端子３Ａ、３Ｂは、クロツク
発振信号０８Ｃ１同期信号５ＹＮＣ，機能信号Ｆ。−Ｆ
ｎ、インターフェイスイネーブル信号ＩＥ、出力ボート
信号○。〜Ｏｉ用の端子として構成される。
発振信号０８Ｃ１同期信号５ＹＮＣ，機能信号Ｆ。−Ｆ
ｎ、インターフェイスイネーブル信号ＩＥ、出力ボート
信号○。〜Ｏｉ用の端子として構成される。
このように、マイクロコンピュータを有する半導体装置
３は、同一機能の半導体装置３を積み重ねることができ
るので、並列処理を自由にしかも簡単に行うことができ
る。また、半導体装置３、つまり、論理機能や演算機能
等を自由に組代えることができ、しかも、配線基板１の
実装面積を増加することがない。
３は、同一機能の半導体装置３を積み重ねることができ
るので、並列処理を自由にしかも簡単に行うことができ
る。また、半導体装置３、つまり、論理機能や演算機能
等を自由に組代えることができ、しかも、配線基板１の
実装面積を増加することがない。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、半導体装置の上部に、同−機能又は
異なる機能の半導体装置をずらして積み重ねることがで
きる。
異なる機能の半導体装置をずらして積み重ねることがで
きる。
本発明は、ＭｌｓＦＥＴやバイポーラトランジスタで構
成される半導体装置、抵抗素子やコンデンサ等の単体の
半導体装置等に広く適用することができる。
成される半導体装置、抵抗素子やコンデンサ等の単体の
半導体装置等に広く適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
半導体チップを封止部材で封止する半導体装置の下面に
、複数の凹型若しくは凸型の第１接続端子を設け、該半
導体装置の上面に、前記第１接続端子と嵌合可能な形状
の凸型若しくは凹型の複数の第２接続端子を設け、前記
第１、第２接続端子を電気的に接続したことにより、前
記半導体装置の上部に、同−機能若しくは異なる機能の
他の半導体装置を積み重ねて配線基板に実装することが
できるので、配線基板の実装面積を増加することなく、
記憶機能の容量の増加、又は論理機能の組代えを簡単に
行うことができる。
、複数の凹型若しくは凸型の第１接続端子を設け、該半
導体装置の上面に、前記第１接続端子と嵌合可能な形状
の凸型若しくは凹型の複数の第２接続端子を設け、前記
第１、第２接続端子を電気的に接続したことにより、前
記半導体装置の上部に、同−機能若しくは異なる機能の
他の半導体装置を積み重ねて配線基板に実装することが
できるので、配線基板の実装面積を増加することなく、
記憶機能の容量の増加、又は論理機能の組代えを簡単に
行うことができる。
第１図は、本発明の実施例Ｉである半導体装置を配線基
板に実装して構成した電子装置の概略構成図、 第２図は、第１図の■−■線で切った半導体装置の要部
断面図、 第３図は、第２図に示す半導体装置の要部拡大斜視図、 第４図は１本発明の実施例■である半導体装置を配線基
板に実装して構成した電子装置の概略構成図。 第５図は、本発明の実施例■である半導体装置を配線基
板に実装して構成した電子装置の概略構成図である。 図中、１・・配線基板、２，３・・・半導体装置、ＩＡ
、２Ａ、２Ｂ、３Ａ、３Ｂ・・・接続端子、２Ｃ・・・
半導体チップ、２Ｄ・・・封止部材、２Ｅ・・・接着金
属、２Ｆ・・封止用基板、２Ｇ・・・封止用キャップ、
２Ｈ・・・導ｆｆ１ｆｆｉ、２Ｉ・・・ボンディングワ
イヤである。 第 ３ 図 第 ４ 図
板に実装して構成した電子装置の概略構成図、 第２図は、第１図の■−■線で切った半導体装置の要部
断面図、 第３図は、第２図に示す半導体装置の要部拡大斜視図、 第４図は１本発明の実施例■である半導体装置を配線基
板に実装して構成した電子装置の概略構成図。 第５図は、本発明の実施例■である半導体装置を配線基
板に実装して構成した電子装置の概略構成図である。 図中、１・・配線基板、２，３・・・半導体装置、ＩＡ
、２Ａ、２Ｂ、３Ａ、３Ｂ・・・接続端子、２Ｃ・・・
半導体チップ、２Ｄ・・・封止部材、２Ｅ・・・接着金
属、２Ｆ・・封止用基板、２Ｇ・・・封止用キャップ、
２Ｈ・・・導ｆｆ１ｆｆｉ、２Ｉ・・・ボンディングワ
イヤである。 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップを封止部材で封止した半導体装置にお
いて、該半導体装置の下面に、凹型若しくは凸型の第１
接続端子を設け、該半導体装置の上面に、前記第１接続
端子と嵌合可能な形状の凸型若しくは凹型の第２接続端
子を設け、前記第１、第２接続端子を電気的に接続した
ことを特徴とする半導体装置。 ２、前記第１接続端子は、前記封止部材の一部を凹型若
しくは凸型に形成し、該凹型若しくは凸型の部分に導電
層を形成して構成したことを特徴とする特許請求の範囲
第１項に記載の半導体装置。 ３、前記第２接続端子は、前記封止部材の一部を凸型若
しくは凹型に形成し、該凸型若しくは凹型の部分に導電
層を形成して構成したことを特徴とする特許請求の範囲
第１項に記載の半導体装置。 ４、前記第１及び第２接続端子は、一体に形成された導
電性部材で構成されており、該導電性部材は、前記下面
に凹部若しくは凸部、上面に凸部若しくは凹部を有する
ように、前記封止部材に埋込まれていることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 ５、前記半導体装置は、該半導体装置と同一機能の他の
半導体装置又は異なる機能の他の半導体装置を重ねられ
るように構成したことを特徴とする特許請求の範囲第１
項乃至第３項に記載の夫々の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195454A JPS6352462A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195454A JPS6352462A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352462A true JPS6352462A (ja) | 1988-03-05 |
Family
ID=16341334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195454A Pending JPS6352462A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183141A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Seiki Kk | ワイヤボンディング方法 |
| US5532519A (en) * | 1994-09-14 | 1996-07-02 | International Business Machines Corporation | Cube wireability enhancement with chip-to-chip alignment and thickness control |
-
1986
- 1986-08-22 JP JP61195454A patent/JPS6352462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183141A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Seiki Kk | ワイヤボンディング方法 |
| US5532519A (en) * | 1994-09-14 | 1996-07-02 | International Business Machines Corporation | Cube wireability enhancement with chip-to-chip alignment and thickness control |
| US5567653A (en) * | 1994-09-14 | 1996-10-22 | International Business Machines Corporation | Process for aligning etch masks on an integrated circuit surface using electromagnetic energy |
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