JPS6353600B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、各種プロセス量を電気信号へ変換の
うえ、遠隔の受信部等へ伝送する信号伝送器に関
するものである。

かかる信号伝送器に関する従来例としては、米
国特許No.3646583およびNo.518536等が挙げられ、
米国特許No.3646583においては、プロセス量を検
出する検出器の電気的状態変化により、搬送波を
振幅変調のうえ、これを検波してから平滑化し、
プロセス量に対応した直流信号を得ており、米国
特許No.518536においては、静電容量形検出器の静
電容量を充電するのに要する時間を計測し、この
時間幅に基づく電気信号を発生している。

しかし、前者においては、検波用ダイオードの
温度特性を補償する必要があり、温度特性の均等
なダイオードを選別のうえ用いねばならないと共
に、出力側の電気信号を入力側へ帰還し、高精度
の抵抗値を用いた回路網により入出力間の平衡を
得ているため、生産性が悪く、生産コストの低減
が実現し難い欠点を有するものであつた。

また、後者においては、高速かつ高精度のレベ
ル比較器を必要とし、これによつて生産コストの
低減が困難となる欠点を生じている。

本発明は、従来のかかる欠点を根本的に解消す
る目的を有し、デイジタル回路を主体とした構成
により、生産コストの低減を容易に達成すること
のできる極めて効果的な信号伝送器を提供するも
のである。

以下、実施例を示す図によつて本発明の詳細を
説明する。

第１図の回路図において、固定電極１，２およ
び可動電極３により差動容量形検出器４が構成さ
れ、検出すべきプロセス量に応じて可動電極３
が、固定電極１，２間を移動するため、固定電極
１と可動電極３との間の静電容量C₁、および、
固定電極２と可動電極３との間の静電容量C₂が
差動的に変化するものとなつている。

また、集積回路化されたNANDゲートをイン
バータ１１〜１４として用いると共に、同様のス
イツチ１５〜１８を用いており、カウンタ１９の
カウント出力中、最上位ビツトQ₆と、これに隣
接する下位ビツトQ₅とを用い、下位ビツトQ₅か
ら得られるパルス信号に対し、出力電流に応じた
負帰還を与えるものとなついる。

すなわち、インバータ１１，１２および抵抗器
２０により、弛張形の発振器を構成し、カウンタ
１９の下位ビツトQ₅により、インバータ１３を
介しあるいは介さずに制御されるスイツチ１５，
１６によつて、発振器へ接続される静電容量C₁，
C₂を切替える一方、抵抗器２１とコンデンサ２
２とからなる積分回路には、最上位ビツトQ₆に
より、インバータ１４を介しあるいは介さずに制
御されるスイツチ１７，１８によつて、下位ビツ
トQ₆からのパルス信号をインバータ１３により
反転した信号と、出力電流の帰還用ポテンシヨメ
ータ３１から得た帰還信号とを与えている。

なお、積分回路の出力は、出力部を構成する演
算増幅器３２の非反転入力へ与えられ、電源電圧
＋Ｅをポテンシヨメータ３３により分圧した基準
電圧E_Sとの差として増幅されたうえ、FET
（Field Effect Transistor.）３４を制御し、これ
によつて出力端子３５，３６間に２線式線路を介
して流通する受信部等から電流を可変しており、
これを所定の電気信号としての出力電流としてい
る。

また、FET３４と直列に挿入された定電圧ダ
イオード３７により定電圧を得、これを電源電圧
＋Ｅとしている。

したがつて、発振器においては、カウンタ１９
の下位ビツトQ₅が“Ｌ”（低レベル）のときスイ
ツチ１５がオンとなり、静電容量C₁に応じた第
１周波数としての周波数f₁が生じ、これのカウン
トにより下位ビツトQ₅が“Ｈ”（高レベル）へ転
ずれば、スイツチ１６のオンによつて、静電容量
C₂に応じた第２周波数としての周波数f₂を生じ、
これを反復するためカウンタ１９が周波数f₁，f₂
のカウントを交互に行なうが、下位ビツトQ₅か
らのパルス信号はインバータ１３により反転され
たうえ、下位ビツトQ₅に対し1/2の周波数により
“Ｈ”、“Ｌ”を反復する最上位ビツトQ₆からのパ
ルス信号によつて制御されるスイツチ１７により
断続されると共に、スイツチ１７がオフとなつた
ときにスイツチ１８がオンとなるため、この間は
ポテンシヨメータ３１からの帰還電圧E_fが帰還信
号として挿入される。

なお、インバータ１１〜１４およびカウンタ１
９には、CMOS（Complementary Metal Oxide
Semiconductor.）形回路が用いられており、ス
イツチ１７の出力波高値は電源電圧＋Ｅとほぼ等
しいものとなつているため、第２図に示すとお
り、スイツチ１７がオンとなつている期間は、零
電位に対し電源電圧＋Ｅの波高値を有するパルス
信号が得られる。

また、下位ビツトQ₅に対し隣接する最上位ビ
ツトQ₆からのパルス信号により、スイツチ１７，
１８が制御されるため、周波数f₁に応じた期間t₁
と周波数f₂に応じた期間t₂とは、両者を合成した
周期Ｔにより断続されると共に、下位ビツトQ₅
からのパルス信号を切断したときに帰還電圧E_fが
負方向に挿入される一方、可動電極３の移動に応
じて第２図ａ〜ｃのとおり、期間t₁，t₂が差動的
に変化する。

ただし、帰還電圧E_fの挿入による負帰還作用に
より、第２図ｃのとおり、帰還電圧E_fによる負方
向波形の面積と、電源電圧＋Ｅによる正方向波形
の面積とが等しくなつた状態で平衡し、かつ、こ
の信号を平均化した電圧と、ポテンシヨメータ３
３により設定された基準電圧E_sとの差が、帰還電
圧E_fに比例するため、次式が成立する。

E_S−＋Ｅ・t₁／２（t₁＋t₂）＝E_f ……(1) したがつて、(1)式に示す平衡状態では、t₁／
（t₁＋t₂）に対応した出力電流が得られ、目的を
達することができる。

なお、第１図においてカウンタ１９へ正負の電
源電圧＋Ｅを−Ｅとを与え、カウント出力に復流
のパルス信号が生ずるものとしても、演算式は異
なるが、同様の結果を得ることができる。

すなわち、(1)式によれば、期間t₁，t₂の同一方
向かつ均等な変動は消去されるため、期間t₁，t₂
が周波数f₁，f₂と対応し、周波数f₁，f₂が静電容
量C₁，C₂と対応することにより、検出すべきプ
ロセス量以外の温度変動等に基づく静電容量の変
化は出力電流に現われず、正確なプロセス量の計
測結果が得られる。

このほか、カウンタ１９のカウント出力におけ
る最上位ビツトQ₆と下位ビツトQ₅との関係は、
必ずしも最上位ビツトQ₆とこれに隣接する下位
ビツトQ₅とする必要はなく、カウント出力中の
いずれか下位のものを積分回路へ与えるものとす
ればよく、カウンタ１９が２進カウンタであれ
ば、上位ビツトの出力は下位ビツトに対し、1/2
ｎの周波数を有するため、任意の上位ビツトを用
いることができる。

また、検出器としては差動容量形検出器４を用
いるほか、プロセス量に応じて周波数f₁，f₂の双
方または一方を可変するものであれば、可変容量
素子と固定容量素子との組み合せ、または、スト
レインゲージ等の可変抵抗素子あるいは、共振子
等を用いることができる。

なお、各回路にCMOS形を用いれば、電源電
圧＋Ｅ・−Ｅとほぼ等しい波高値のパルス信号が
得られるため、直接積分回路へ与えることが可能
になるが、別途に一定の波高値を有するパルス信
号へ変換する回路を設けても同様である。

ただし、CMOS形回路によれば、電源消費電
流が少ないため、線路電流に制約のある２線式伝
送器においては有利であると共に、回路構成の簡
略化が実現する。また、出力部の構成は種々の選
定が自在である。

以上の説明により明らかなとおり本発明によれ
ば、デイジタル回路を主体として構成されるた
め、部品選定等の問題がなく、かつ、特に調整の
必要もなく、製造が極めて容易となり、各種用途
の信号伝送器において多大の効果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図
は第１図に示すものの波形図である。 １３，１４……インバータ、１７，１８……ス
イツチ、１９……カウンタ、２１……抵抗器、２
２……コンデンサ、３１……ポテンシヨメータ、
３２……演算増幅器、３５，３６……出力端子。

Claims (1)

【特許請求の範囲】
1. １ プロセス量に応じて少なくとも一方が変化す
   る第１および第２周波数を交互にカウントするカ
   ウンタと、該カウンタのカウント出力における下
   位ビツトからのパルス信号を該下位ビツトに対す
   る上位ビツトからのパルス信号に応じて断続する
   と共に前記下位ビツトからのパルス信号を切断し
   たときに出力側からの帰還信号を挿入するスイツ
   チと、該スイツチの出力を平均化する積分回路
   と、該積分回路の出力を所定の電気信号へ変換す
   る出力部とからなることを特徴とする信号伝送
   器。