JPS635463A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS635463A JPS635463A JP61150361A JP15036186A JPS635463A JP S635463 A JPS635463 A JP S635463A JP 61150361 A JP61150361 A JP 61150361A JP 15036186 A JP15036186 A JP 15036186A JP S635463 A JPS635463 A JP S635463A
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- JP
- Japan
- Prior art keywords
- processor module
- processor
- circuit
- child
- memory
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファイル装置をもつ親プロセッサモジュール
と、該プロセッサモジュールよりプログラムローディン
グされて稼動をはじめるマルチプロセッサシステムに関
スる。
と、該プロセッサモジュールよりプログラムローディン
グされて稼動をはじめるマルチプロセッサシステムに関
スる。
従来、この種のマルチプロセッサシステムでは、子プロ
セッサモジュールにおいてＩＰＬ （初期プログラムロ
ーディング）するためのプログラムが不揮発性リードオ
ンリーメモリ（ＲＯＭ）として常駐していることが一般
的であった。
セッサモジュールにおいてＩＰＬ （初期プログラムロ
ーディング）するためのプログラムが不揮発性リードオ
ンリーメモリ（ＲＯＭ）として常駐していることが一般
的であった。
上述した従来のマルチプロセッサシステムは、子プロセ
ッサモジュールにおけるＲＯＭプログラムによる ＩＰ
Ｌが行なわれるので、このＲＯＭプログラムにバグがあ
ると、これを修正するためには全ての子プロセッサモジ
ュールでＲＯＭを交換する必要が出てくるため、改版に
関するＲＯＭ交換の作業が繁雑であるという欠点があり
、また、 ＲＯにとなるプログラムが何種類かある場合
には、同様にＲＣＩＭを交換しなければならないという
欠点がある。
ッサモジュールにおけるＲＯＭプログラムによる ＩＰ
Ｌが行なわれるので、このＲＯＭプログラムにバグがあ
ると、これを修正するためには全ての子プロセッサモジ
ュールでＲＯＭを交換する必要が出てくるため、改版に
関するＲＯＭ交換の作業が繁雑であるという欠点があり
、また、 ＲＯにとなるプログラムが何種類かある場合
には、同様にＲＣＩＭを交換しなければならないという
欠点がある。
本発明のマルチプロセッサシステムは、子プロセッサモ
ジュールのプロセッサからは読出しのみ可能で、書込み
出来ないメモリ回路と、該メモリ回路にプロセッサモジ
ュール間通信バスを経由して親プロセッサモジュールか
らのみ書込み可能で、プロセッサモジュール間通信バス
を経由して送られてきた前記プログラムを前記メモリ回
路に書込む子プロセッサモジュール内のメモリ書込み回
路と、前記プログラムが前記メモリ回路に書込まれた後
、プロセッサモジュール間通信バスを経由して親プロセ
ッサモジュールから子プロセッサモジュールのプロセッ
サをリセットする回路を含むことを特徴とする。
ジュールのプロセッサからは読出しのみ可能で、書込み
出来ないメモリ回路と、該メモリ回路にプロセッサモジ
ュール間通信バスを経由して親プロセッサモジュールか
らのみ書込み可能で、プロセッサモジュール間通信バス
を経由して送られてきた前記プログラムを前記メモリ回
路に書込む子プロセッサモジュール内のメモリ書込み回
路と、前記プログラムが前記メモリ回路に書込まれた後
、プロセッサモジュール間通信バスを経由して親プロセ
ッサモジュールから子プロセッサモジュールのプロセッ
サをリセットする回路を含むことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの一実施例
のブロック図である。
のブロック図である。
未実施例は、ファイル装置４０をもつ親プロセッサモジ
ュール２０と、子プロセッサモジュール３０と、プロセ
ッサモジュール間通信バスｌＯで構成されている。
ュール２０と、子プロセッサモジュール３０と、プロセ
ッサモジュール間通信バスｌＯで構成されている。
子プロセー、サモジュール３０は、プロセッサ３１と、
プロセッサ３１から読出し／書込可能なメモリ３２と、
プロセッサモジュール間通信バス１０とのインタフェー
ス回路３３と、プロセッサ３１からは読出しのみ可能な
メモリ回路３４と、プロセッサモジュール間通信バス１
０を経由して親プロセッサモジュール２０からのみメモ
リ回路３４に対して書込むためのメモリ書込み回路３５
と、プロセッサモジュール間通信バス１０を経由した親
プロセッサモジュール２０からの指示コマンドによりプ
ロセッサ３１をリセットするリセット信号３日を発生す
るプロセッサリセット信号生成回路３８からなる。親プ
ロセッサモジュール２０は、プロセッサ２１と、プロセ
ッサ２１から読出し／書込み可能なメモリ２２と。
プロセッサ３１から読出し／書込可能なメモリ３２と、
プロセッサモジュール間通信バス１０とのインタフェー
ス回路３３と、プロセッサ３１からは読出しのみ可能な
メモリ回路３４と、プロセッサモジュール間通信バス１
０を経由して親プロセッサモジュール２０からのみメモ
リ回路３４に対して書込むためのメモリ書込み回路３５
と、プロセッサモジュール間通信バス１０を経由した親
プロセッサモジュール２０からの指示コマンドによりプ
ロセッサ３１をリセットするリセット信号３日を発生す
るプロセッサリセット信号生成回路３８からなる。親プ
ロセッサモジュール２０は、プロセッサ２１と、プロセ
ッサ２１から読出し／書込み可能なメモリ２２と。
プロセッサモジュール間通信バス１０とのインタフェー
ス回路２３と、前述の指示コマンドをプロセッサモジュ
ール間通信バス１０に送出する指示コマンド送出回路２
４からなる。
ス回路２３と、前述の指示コマンドをプロセッサモジュ
ール間通信バス１０に送出する指示コマンド送出回路２
４からなる。
親プロセッサモジュール２０は通常、プロセッサ２１と
メモリ２２とインタフェース回路２３とファイル装置４
０により子プロセッサモジュール３０との通信および処
理を行なう、ＩＰＬ時、親プロセッサモジュール２０内
のプロセッサ２１により指示コマンド送出回路２４を通
じて子プロセッサモジュール３０内のメモリ書込み回路
３５により子プロセッサモジュール３０内のメモリ回路
３４ヘメモリ書込み信号３７により、ファイル装置４０
のプログラム書込みが行われる０次に、同じく指示コマ
ンド送出回路２４よりの子プロセッサモジュール３０へ
のリセット指示により子プロセッサモジュール３０内の
プロセッサリセット信号生成回路３６が働き、リセット
信号３８によりプロセッサ３１のリセットが行われる。
メモリ２２とインタフェース回路２３とファイル装置４
０により子プロセッサモジュール３０との通信および処
理を行なう、ＩＰＬ時、親プロセッサモジュール２０内
のプロセッサ２１により指示コマンド送出回路２４を通
じて子プロセッサモジュール３０内のメモリ書込み回路
３５により子プロセッサモジュール３０内のメモリ回路
３４ヘメモリ書込み信号３７により、ファイル装置４０
のプログラム書込みが行われる０次に、同じく指示コマ
ンド送出回路２４よりの子プロセッサモジュール３０へ
のリセット指示により子プロセッサモジュール３０内の
プロセッサリセット信号生成回路３６が働き、リセット
信号３８によりプロセッサ３１のリセットが行われる。
プロセッサ３１はリセット後、メモリ回路３４のプログ
ラムを読出し、稼動をはじめ、通常のプロセッサ間通信
のためのルート、すなわち、親プロセッサモジュール２
０においては、ファイル装置４０．プロセッサ２１．メ
モリ２２．インタフェース回路２３を経由してプロセッ
サモジュール間通信バス１０により子プロセッサモジュ
ール３０のインタフェース回路３３、プロセッサ３１．
メモリ３２により ＩＰＬが行われる。
ラムを読出し、稼動をはじめ、通常のプロセッサ間通信
のためのルート、すなわち、親プロセッサモジュール２
０においては、ファイル装置４０．プロセッサ２１．メ
モリ２２．インタフェース回路２３を経由してプロセッ
サモジュール間通信バス１０により子プロセッサモジュ
ール３０のインタフェース回路３３、プロセッサ３１．
メモリ３２により ＩＰＬが行われる。
以上説明したように本発明は、子プロセッサモジュール
内に子プロセッサモジュール内のプロセッサからは読出
しのみ可能なメモリ回路を設け、このメモリ回路に親プ
ロセッサモジュールからファイル装置に内蔵したＩＰＬ
するためのプログラムを書込むことにより、子プロセッ
サモジュールに、 ＲＯＭによる固定プログラムを塔載
する必要がなく、該プログラムの変更が、親プロセッサ
モジュール内のファイル装置に内蔵したプログラムの変
更のみで可能となり、すべての子プロセッサモジュール
のＲＯＭを交換する作業が不要となるという効果がある
。
内に子プロセッサモジュール内のプロセッサからは読出
しのみ可能なメモリ回路を設け、このメモリ回路に親プ
ロセッサモジュールからファイル装置に内蔵したＩＰＬ
するためのプログラムを書込むことにより、子プロセッ
サモジュールに、 ＲＯＭによる固定プログラムを塔載
する必要がなく、該プログラムの変更が、親プロセッサ
モジュール内のファイル装置に内蔵したプログラムの変
更のみで可能となり、すべての子プロセッサモジュール
のＲＯＭを交換する作業が不要となるという効果がある
。
第１図は本発明のマルチプロセッサシステムの一実施例
を示すブロック図である。 ｌＯ・・・プロセッサ間通信バス、 ２０・・・親プロセッサモジュール、 ３０・・・子プロセッサモジュール、 ４０・・・ファイル装置、 ２１、３１・・・プロセッサ、 ２２、３２・・・メモリ。 ２３、３３・・・プロセッサ間通信バス１０のインタフ
ェース回路、 ２４・・・指示コマンド送出回路、 ３５・・・メモリ書込み回路、 ３６・・・プロセッサリセット信号生成回路、３７・・
・メモリ書込み信号、 ３８・・・プロセッサリセット信号。
を示すブロック図である。 ｌＯ・・・プロセッサ間通信バス、 ２０・・・親プロセッサモジュール、 ３０・・・子プロセッサモジュール、 ４０・・・ファイル装置、 ２１、３１・・・プロセッサ、 ２２、３２・・・メモリ。 ２３、３３・・・プロセッサ間通信バス１０のインタフ
ェース回路、 ２４・・・指示コマンド送出回路、 ３５・・・メモリ書込み回路、 ３６・・・プロセッサリセット信号生成回路、３７・・
・メモリ書込み信号、 ３８・・・プロセッサリセット信号。
Claims (1)
- ローディング用プログラムが格納されたファイル装置を
もつ親プロセッサモジュールと、該プロセッサモジュー
ルより前記プログラムがローディングされて稼動をはじ
める子プロセッサモジュールからなるマルチプロセッサ
システムにおいて、子プロセッサモジュールのプロセッ
サからは読出しのみ可能で、書込み出来ないメモリ回路
と、該メモリ回路にプロセッサモジュール間通信バスを
経由して親プロセッサモジュールからのみ書込み可能で
、プロセッサモジュール間通信バスを経由して送られて
きた前記プログラムを前記メモリ回路に書込む子プロセ
ッサモジュール内のメモリ書込み回路と、前記プログラ
ムが前記メモリ回路に書込まれた後、プロセッサモジュ
ール間通信バスを経由して親プロセッサモジュールから
子プロセッサモジュールのプロセッサをリセットする回
路を含むことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150361A JPS635463A (ja) | 1986-06-25 | 1986-06-25 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150361A JPS635463A (ja) | 1986-06-25 | 1986-06-25 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635463A true JPS635463A (ja) | 1988-01-11 |
Family
ID=15495310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150361A Pending JPS635463A (ja) | 1986-06-25 | 1986-06-25 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642506A (en) * | 1994-12-14 | 1997-06-24 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
-
1986
- 1986-06-25 JP JP61150361A patent/JPS635463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642506A (en) * | 1994-12-14 | 1997-06-24 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
| US5867702A (en) * | 1994-12-14 | 1999-02-02 | International Business Machines Corporation | Method and apparatus for initializing a multiprocessor system |
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