JPS6355659A - 共有メモリアクセス方式 - Google Patents
共有メモリアクセス方式Info
- Publication number
- JPS6355659A JPS6355659A JP19891986A JP19891986A JPS6355659A JP S6355659 A JPS6355659 A JP S6355659A JP 19891986 A JP19891986 A JP 19891986A JP 19891986 A JP19891986 A JP 19891986A JP S6355659 A JPS6355659 A JP S6355659A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- signal
- address
- address data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、共有メモリアクセス方式の改良に関する。
（従来の技術）
第３図に従来方式によるシステムを示す。このシステム
は図示せぬ２個の中央処理装置（以下、ＣＰｔＪα、Ｃ
ＰＵβという）、１個のＩＣメモリＡ１アドレスセレク
タＢ、２個のＩ１０バッファＣ，Ｄ、パスアービタ回路
Ｅから成る。
は図示せぬ２個の中央処理装置（以下、ＣＰｔＪα、Ｃ
ＰＵβという）、１個のＩＣメモリＡ１アドレスセレク
タＢ、２個のＩ１０バッファＣ，Ｄ、パスアービタ回路
Ｅから成る。
メモリＩＣ（Ａ＞の入力アドレスライン８は、アドレス
セレクタＢの出力側に接続され、アドレスセレクタＢの
入力側にはＣＰＵαのアドレスバス２及びＣＰＵβのア
ドレスバス５が接続されている。アドレスセレクタＢに
は、パスアービタ回路Ｅより信号線３を介してセレクト
信号が与えられている。ＩＣメモリＡの入出力データラ
イン９はＣＰＵα用Ｉ１０バッファＣ及びＣＰＵβ用Ｉ
１０バッファＤに並列に接続されている。更に、ＣＰＬ
Ｊα用Ｉ１０バッファＣにはＣＰＵαのデータバス４が
、ＣＰＵβ用Ｉ１０バッファＤにはＣＰＵβのデータバ
ス７が、夫々接続されている。
セレクタＢの出力側に接続され、アドレスセレクタＢの
入力側にはＣＰＵαのアドレスバス２及びＣＰＵβのア
ドレスバス５が接続されている。アドレスセレクタＢに
は、パスアービタ回路Ｅより信号線３を介してセレクト
信号が与えられている。ＩＣメモリＡの入出力データラ
イン９はＣＰＵα用Ｉ１０バッファＣ及びＣＰＵβ用Ｉ
１０バッファＤに並列に接続されている。更に、ＣＰＬ
Ｊα用Ｉ１０バッファＣにはＣＰＵαのデータバス４が
、ＣＰＵβ用Ｉ１０バッファＤにはＣＰＵβのデータバ
ス７が、夫々接続されている。
パスアービタ回路Ｅは、信号線１より与えられるクロッ
クに基づき動作し、ＣＰｔＪ−α用Ｉ１０バッファｃ、
ｃｐｕβ用Ｉ１０バッファＤ八、夫々信号線１１．１２
を介してデータセレクト信号を与えている。また、バス
アービタ回路Ｅは、ＣＰＵαＷＡ■下信号、ＣＰＵβＷ
ＡＩＴ信号を、夫々、信号線１３，６を介して、ＣＰＵ
α、ＣＰＵβへ与え、また、ＣＰｔＪαアドレスバス２
、ＣＰｔＪβＰｔ−スバス５が接続されている。上記以
外にも、メモリアクセスを行うために数種の制御信号が
使用されているが、ここでは直接関係しないので省略す
る。
クに基づき動作し、ＣＰｔＪ−α用Ｉ１０バッファｃ、
ｃｐｕβ用Ｉ１０バッファＤ八、夫々信号線１１．１２
を介してデータセレクト信号を与えている。また、バス
アービタ回路Ｅは、ＣＰＵαＷＡ■下信号、ＣＰＵβＷ
ＡＩＴ信号を、夫々、信号線１３，６を介して、ＣＰＵ
α、ＣＰＵβへ与え、また、ＣＰｔＪαアドレスバス２
、ＣＰｔＪβＰｔ−スバス５が接続されている。上記以
外にも、メモリアクセスを行うために数種の制御信号が
使用されているが、ここでは直接関係しないので省略す
る。
このように構成されたシステムの動作を第４図を参照し
て説明する。例えば、ＣＰｔＪαより送出されたアドレ
スデータが、ｃｐｕｓより送出されたアドレスデータよ
り先に、バスアービタ回路Ｅに到達したとする（■）。
て説明する。例えば、ＣＰｔＪαより送出されたアドレ
スデータが、ｃｐｕｓより送出されたアドレスデータよ
り先に、バスアービタ回路Ｅに到達したとする（■）。
すると、バスアービタ回路Ｅは、信号線３よりセレクト
信号を出力して、ＣＰＵαのアドレスバス２のアドレス
データがアドレスライン８を介してＩＣメモリＡに送出
されるようにする。更に、ＣＰＵβに対しては信号線６
を介してＷＡＩＴ信号をアクティブ（Ｌレベル）として
与える（◎）、、また、図示しないが信号線１１よりＩ
１０バッファＣを選択する信号が出される。これにより
、ＣＰＵαはＩＣメモリＡをアク ゛セスする（◎
）。
信号を出力して、ＣＰＵαのアドレスバス２のアドレス
データがアドレスライン８を介してＩＣメモリＡに送出
されるようにする。更に、ＣＰＵβに対しては信号線６
を介してＷＡＩＴ信号をアクティブ（Ｌレベル）として
与える（◎）、、また、図示しないが信号線１１よりＩ
１０バッファＣを選択する信号が出される。これにより
、ＣＰＵαはＩＣメモリＡをアク ゛セスする（◎
）。
次に、ＣＰｔＪαから出力されているアドレスデータが
アドレスバス２において切換えられる時（＠）、バスア
ービタ回路Ｅは、信号線３より送出しているセレクト信
号を切換え、ＣＰＵβにより送出されているアドレスデ
ータを選択し、更に、信号線１２より信号を送出してＩ
１０バッファＤを選択する。このときより、２クロツク
の間、データ安定のために間隔を設けた後、バスアービ
タ回路Ｅは、そのクロックの立上り（ＴＩ）において、
信号線６へ出力していたＷＡＩＴ信号を切換え、ＣＰＵ
βをＷＡＩＴ状態から解除する（■）。これにより、Ｃ
ＰＵβは、同クロック（ＴＩ）の立下りで、ＩＣメモリ
Ａをアクセスすることができる（■）。
アドレスバス２において切換えられる時（＠）、バスア
ービタ回路Ｅは、信号線３より送出しているセレクト信
号を切換え、ＣＰＵβにより送出されているアドレスデ
ータを選択し、更に、信号線１２より信号を送出してＩ
１０バッファＤを選択する。このときより、２クロツク
の間、データ安定のために間隔を設けた後、バスアービ
タ回路Ｅは、そのクロックの立上り（ＴＩ）において、
信号線６へ出力していたＷＡＩＴ信号を切換え、ＣＰＵ
βをＷＡＩＴ状態から解除する（■）。これにより、Ｃ
ＰＵβは、同クロック（ＴＩ）の立下りで、ＩＣメモリ
Ａをアクセスすることができる（■）。
上記のような共有メモリアクセス方式によると、ＣＰＵ
αがＩＣメモリＡのアクセスを行った時点◎から、やや
時間が経過してから切換ねるアドレスデータの切換時を
基準として、ＣＰＵβのメモリアクセスを許可（ＷＡＩ
Ｔ状態から解除）していたため、無駄な待時間があり、
システムの高速化が妨げられていた。
αがＩＣメモリＡのアクセスを行った時点◎から、やや
時間が経過してから切換ねるアドレスデータの切換時を
基準として、ＣＰＵβのメモリアクセスを許可（ＷＡＩ
Ｔ状態から解除）していたため、無駄な待時間があり、
システムの高速化が妨げられていた。
（発明が解決しようとする問題点）
上記のように、従来の共有メモリアクセス方式によると
、１つのプロセッサのメモリアクセス終了から次のプロ
セッサによるメモリアゲセス許可迄に、不要な待時間が
あり、システムの高速化が図れないという欠点があった
。本発明は、このような従来方式の欠点に鑑みなされた
もので、その目的は、不要な待時間を短縮し、高速化を
図ることのできる共有メモリアクセス方式を提供するこ
とである。
、１つのプロセッサのメモリアクセス終了から次のプロ
セッサによるメモリアゲセス許可迄に、不要な待時間が
あり、システムの高速化が図れないという欠点があった
。本発明は、このような従来方式の欠点に鑑みなされた
もので、その目的は、不要な待時間を短縮し、高速化を
図ることのできる共有メモリアクセス方式を提供するこ
とである。
［発明の構成］
（問題点を解決するための手段）
本発明では、１つのメモリを複数のプロセッサがアクセ
スする共有メモリアクセス方式の１つのプロセッサが上
記メモリをアクセスしその出力アドレスデータを切換え
る時より前であってそのアクセスが有効となった時以後
に遷移が生じる制御信号を用い、この制御信号の上記遷
移以後に、次に上記メモリをアクセスするプロセッサに
よるアクセス動作を許可するようにしたものである。
スする共有メモリアクセス方式の１つのプロセッサが上
記メモリをアクセスしその出力アドレスデータを切換え
る時より前であってそのアクセスが有効となった時以後
に遷移が生じる制御信号を用い、この制御信号の上記遷
移以後に、次に上記メモリをアクセスするプロセッサに
よるアクセス動作を許可するようにしたものである。
（作用）
上記構成によると、アドレスデータの切換え時より前に
次にメモリアクセスをするプロセッサによるアクセス動
作が許可され得るので、高速なアクセスが可能となる。
次にメモリアクセスをするプロセッサによるアクセス動
作が許可され得るので、高速なアクセスが可能となる。
（実施例）
以下、図面を参照して一実施例を説明する。
第１図は本発明の一実施例の方式を採用したシステムの
ブロック図である。このシステムは、図示せぬ２個のＣ
ＰＵα、ＣＰｔＪβ、１個のＩＣメモリＡ１アドレスセ
レクタＢ、２個のＩ１０バッファＣ，［）１バスアーご
夕回路Ｆから成る。このシステムでは、バスアービタ回
路Ｆを除き、第３図の構成と同一であるαで、その説明
を省略する。
ブロック図である。このシステムは、図示せぬ２個のＣ
ＰＵα、ＣＰｔＪβ、１個のＩＣメモリＡ１アドレスセ
レクタＢ、２個のＩ１０バッファＣ，［）１バスアーご
夕回路Ｆから成る。このシステムでは、バスアービタ回
路Ｆを除き、第３図の構成と同一であるαで、その説明
を省略する。
バスアービタ回路Ｆは、ＣＰＵαとＣＰＵβとのアドレ
スデータの上位２ビツトに基づき、アドレスデータの到
来を判断している。また、バスアービタ回路Ｆは、信号
線１０．１４から得られるＣＰＵαとＣＰＵβとから出
力される夫々のメモリリクエスト信号ＭＲＥＱがアクテ
ィブからインアクティブに遷移した後２クロックを経過
してから、ＩＣメモリＡを次にアクセスするＣＰｔＪへ
ＷＡＩＴ信号をインアクティブ（解除）として出力する
。
スデータの上位２ビツトに基づき、アドレスデータの到
来を判断している。また、バスアービタ回路Ｆは、信号
線１０．１４から得られるＣＰＵαとＣＰＵβとから出
力される夫々のメモリリクエスト信号ＭＲＥＱがアクテ
ィブからインアクティブに遷移した後２クロックを経過
してから、ＩＣメモリＡを次にアクセスするＣＰｔＪへ
ＷＡＩＴ信号をインアクティブ（解除）として出力する
。
以上のように構成されたシステムの動作を説明する。第
２図に示されるように、ＣＰＵαより送出されたアドレ
スデータが、ＣＰＵβより送出されたアドレスデータよ
り先に、バスアービタ回路Ｆに到達したとする（■）。
２図に示されるように、ＣＰＵαより送出されたアドレ
スデータが、ＣＰＵβより送出されたアドレスデータよ
り先に、バスアービタ回路Ｆに到達したとする（■）。
すると、バスアービタ回路Ｆは、信号線３よりセレクト
信号を出力して、ＣＰＵαのアドレスバス２のアドレス
データがアドレスライン８を介してＩＣメモリＡに送出
されるようにする。更に、ＣＰＵβに対しては、信号線
６を介してＷＡＩＴ信号をアクティブ（Ｌレベル）とし
て与える（（Ｅ））。また、信号線１１よりＩ１０バッ
ファＧを選択する信号が出力される。
信号を出力して、ＣＰＵαのアドレスバス２のアドレス
データがアドレスライン８を介してＩＣメモリＡに送出
されるようにする。更に、ＣＰＵβに対しては、信号線
６を介してＷＡＩＴ信号をアクティブ（Ｌレベル）とし
て与える（（Ｅ））。また、信号線１１よりＩ１０バッ
ファＧを選択する信号が出力される。
これにより、ＣＰＵαはＩＣメモリＡをアクセスする（
◎）。
◎）。
次に、ＣＰＵαはＩＣメモリＡのアクセスの終了で、信
号線１０を介してメモリリクエスト信号ＭＲＥＱ′４ｉ
−ＬレベルからＨレベルへ遷移させる（■）これを受取
ったバスアービタ回路Ｆは、信号線３より出力している
セレクト信号を切換え、ＣＰＵ３のアドレスバス５のア
ドレスデータがアドレスライン８を介してＩＣメモリＡ
に送出されるようにする。このセレクト信号の切換え時
から、２クロツクの間、データの安定のために間隔を設
けた後、バスアービタ回路Ｆは、そのクロックの立上り
（Ｔ６）において、信号線６へ出力していたＷλＩＴ信
号をインアクティブ（Ｈレベル）へ切換え、ＣＰＵβを
ＷＡＩＴ状態から解除する（■）。これにより、ＣＰＵ
βは、同クロック（Ｔ７）の立下りで、ＩＣメモリＡを
アクセスすることができる（ｆ）。もし、この時にＣＰ
ＵαがＷＡＩＴ状態であるときには、ＣＰＵβから信号
線１４を介して与えられているメモリリクエスト信号Ｍ
ＲＥＱが遷移したタイミングで信号線３より出力されて
いるセレクト信号が切換えられる（■）。このため、Ｃ
ＰＵαのアドレスデータがアドレスライン８を介してＩ
ＣメモリＡに与えられ、従来のように、ＣＰＵβのアド
レスデータの切換わり前まで待つ必要がない。
号線１０を介してメモリリクエスト信号ＭＲＥＱ′４ｉ
−ＬレベルからＨレベルへ遷移させる（■）これを受取
ったバスアービタ回路Ｆは、信号線３より出力している
セレクト信号を切換え、ＣＰＵ３のアドレスバス５のア
ドレスデータがアドレスライン８を介してＩＣメモリＡ
に送出されるようにする。このセレクト信号の切換え時
から、２クロツクの間、データの安定のために間隔を設
けた後、バスアービタ回路Ｆは、そのクロックの立上り
（Ｔ６）において、信号線６へ出力していたＷλＩＴ信
号をインアクティブ（Ｈレベル）へ切換え、ＣＰＵβを
ＷＡＩＴ状態から解除する（■）。これにより、ＣＰＵ
βは、同クロック（Ｔ７）の立下りで、ＩＣメモリＡを
アクセスすることができる（ｆ）。もし、この時にＣＰ
ＵαがＷＡＩＴ状態であるときには、ＣＰＵβから信号
線１４を介して与えられているメモリリクエスト信号Ｍ
ＲＥＱが遷移したタイミングで信号線３より出力されて
いるセレクト信号が切換えられる（■）。このため、Ｃ
ＰＵαのアドレスデータがアドレスライン８を介してＩ
ＣメモリＡに与えられ、従来のように、ＣＰＵβのアド
レスデータの切換わり前まで待つ必要がない。
このような共有メモリアクセス方式によると、ＣＰＵα
がＩＣメモリＡのアクセスを終了したとき、メモリリク
エスト信号ＭＲＥＱが切換わった後、２クロツクの期間
をおいて、ＣＰＵβのＷＡＩＴ状態を解除し、ＩＣメモ
リＡに対するメモリアクセスを許可するので、従来に比
べ１クロツク分メモリアクセスを待つ時間を短縮できる
。従って、メモリアクセスの切換が１回について１クロ
ツク分の時間短縮となるので、メモリアクセス回数が増
加するにつれて時間短縮が大幅となる。
がＩＣメモリＡのアクセスを終了したとき、メモリリク
エスト信号ＭＲＥＱが切換わった後、２クロツクの期間
をおいて、ＣＰＵβのＷＡＩＴ状態を解除し、ＩＣメモ
リＡに対するメモリアクセスを許可するので、従来に比
べ１クロツク分メモリアクセスを待つ時間を短縮できる
。従って、メモリアクセスの切換が１回について１クロ
ツク分の時間短縮となるので、メモリアクセス回数が増
加するにつれて時間短縮が大幅となる。
尚、実施例では、メモリリクエスト信号ＭＲＥＱを用い
たが、メモリアクセスの終了後であってアドレスデータ
の切換ねり前に遷移される同様の信号を用いても良い。
たが、メモリアクセスの終了後であってアドレスデータ
の切換ねり前に遷移される同様の信号を用いても良い。
［発明の効果］
以上説明したように本発明によれば、共有しているメモ
リを後から競合してアクセスしたプロセッサに対し、不
要な待時間を短縮でき、システムを高速化することが可
能となる。
リを後から競合してアクセスしたプロセッサに対し、不
要な待時間を短縮でき、システムを高速化することが可
能となる。
第１図は本発明の方式を用いたシステムのブロック図、
第２図は第１図にあける本発明の方式の一実施例を説明
するためのタイミングチャート、第３図は従来の共有メ
モリアクセス方式を用いたシステムのブロック図、第４
図は第３図のシステムの動作を説明するためのタイミン
グチャートである。 Ａ・・・ＩＣメモリ Ｂ・・・アドレスセレクタＣ，
Ｄ・・・Ｉ１０バッフ７メモリ Ｆ・・・バスアービタ回路 代理人 弁理士 則 近 憲 右 周 山王 − 第１図 −へＯ＋ｓｍ ｕ） ｘ ｒｑの■ 第３図
第２図は第１図にあける本発明の方式の一実施例を説明
するためのタイミングチャート、第３図は従来の共有メ
モリアクセス方式を用いたシステムのブロック図、第４
図は第３図のシステムの動作を説明するためのタイミン
グチャートである。 Ａ・・・ＩＣメモリ Ｂ・・・アドレスセレクタＣ，
Ｄ・・・Ｉ１０バッフ７メモリ Ｆ・・・バスアービタ回路 代理人 弁理士 則 近 憲 右 周 山王 − 第１図 −へＯ＋ｓｍ ｕ） ｘ ｒｑの■ 第３図
Claims (2)
- （１）１つのメモリを複数のプロセッサがアクセスする
共有メモリアクセス方式において、第１のプロセッサが
前記メモリをアクセスしその出力アドレスデータを切換
える時より前であつてそのアクセスが有効となつた時以
後に遷移が生じる制御信号を用い、この制御信号の前記
遷移以後に、第２のプロセッサによるアクセス動作を許
可することを特徴とする共有メモリアクセス方式。 - （２）制御信号としてメモリリクエスト信号を用いたこ
とを特徴とする特許請求の範囲第（１）項記載の共有メ
モリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19891986A JPS6355659A (ja) | 1986-08-27 | 1986-08-27 | 共有メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19891986A JPS6355659A (ja) | 1986-08-27 | 1986-08-27 | 共有メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355659A true JPS6355659A (ja) | 1988-03-10 |
Family
ID=16399139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19891986A Pending JPS6355659A (ja) | 1986-08-27 | 1986-08-27 | 共有メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1866230B (zh) | 2005-08-11 | 2010-05-12 | 威盛电子股份有限公司 | 一种存储器仲裁器、处理器系统及存储器仲裁方法 |
-
1986
- 1986-08-27 JP JP19891986A patent/JPS6355659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1866230B (zh) | 2005-08-11 | 2010-05-12 | 威盛电子股份有限公司 | 一种存储器仲裁器、处理器系统及存储器仲裁方法 |
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