JPS635569A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS635569A JPS635569A JP14864886A JP14864886A JPS635569A JP S635569 A JPS635569 A JP S635569A JP 14864886 A JP14864886 A JP 14864886A JP 14864886 A JP14864886 A JP 14864886A JP S635569 A JPS635569 A JP S635569A
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- Japan
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- gate electrode
- floating gate
- separating region
- region
- separated
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- Pending
Links
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- 238000002955 isolation Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims 2
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- 239000007924 injection Substances 0.000 abstract description 5
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- 230000000694 effects Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピューターなどの電子機器に用いる半
導体不揮発性メモリに関する。
導体不揮発性メモリに関する。
この発明は、浮遊ゲート電橋と選択ゲート電橋とを直列
に設けた半導体不揮発性メモリにおいて、浮遊ゲート電
極を分離領域から離して形成することにより浮遊ゲート
電極への電荷注入が構造上−様に行われることにより特
性の劣化を改善するものである。
に設けた半導体不揮発性メモリにおいて、浮遊ゲート電
極を分離領域から離して形成することにより浮遊ゲート
電極への電荷注入が構造上−様に行われることにより特
性の劣化を改善するものである。
従来、第２図に示すように、半導体不揮発性メモリの浮
遊ゲート電極５ （斜’ｌｄＡ 領域）は、分離領域１
と重なるように形成されている。即ち、分離領域と重ね
ることにより分離領域端での寄生チャネルの発生を防止
するのが一般的であった。
遊ゲート電極５ （斜’ｌｄＡ 領域）は、分離領域１
と重なるように形成されている。即ち、分離領域と重ね
ることにより分離領域端での寄生チャネルの発生を防止
するのが一般的であった。
しかし、従来の半導体不揮発性メモリは、第３図に示す
ように、分離領域端での構造がチャネル領域中心部と異
なる構造になるために浮遊ゲート電極５への注入が均一
にすることができない、即ち、分離領域端では、酸化膜
厚が厚く、基板濃度も濃くなっているために注入されに
くい、従って、注入電荷がメモリの幅方向（Ａ−Ａ’線
方向）に対して不均一におこるために、注入後の闇値に
分布が生じ、寄生チャネルが形成してしまう。
ように、分離領域端での構造がチャネル領域中心部と異
なる構造になるために浮遊ゲート電極５への注入が均一
にすることができない、即ち、分離領域端では、酸化膜
厚が厚く、基板濃度も濃くなっているために注入されに
くい、従って、注入電荷がメモリの幅方向（Ａ−Ａ’線
方向）に対して不均一におこるために、注入後の闇値に
分布が生じ、寄生チャネルが形成してしまう。
そこで、この発明は、従来のこのような欠点を解決する
ため、浮遊ゲート電極への電荷注入が均一に注入される
半導体不揮発性メモリを得ることを目的としている。
ため、浮遊ゲート電極への電荷注入が均一に注入される
半導体不揮発性メモリを得ることを目的としている。
上記問題点を解決するために、この発明は浮遊ゲート電
極を分離領域から離して設けることにより注入電荷を均
一に行うようにした。
極を分離領域から離して設けることにより注入電荷を均
一に行うようにした。
上記のように、浮遊ゲート電極を分離領域から離すと分
離領域端の影響を受けずに均一に電荷を浮遊ゲート電橋
へと注入できる。
離領域端の影響を受けずに均一に電荷を浮遊ゲート電橋
へと注入できる。
以下に、この発明の実施例を図面に基づいて説明する。
第１図が本発明の半導体不揮発性メモリの平面図であり
、第４図が第１図のＢ−Ｂ″線に沿った断面図、第５図
が第１図のｃ−ｃ ’線に沿った断面図である。
、第４図が第１図のＢ−Ｂ″線に沿った断面図、第５図
が第１図のｃ−ｃ ’線に沿った断面図である。
本発明の半導体不連発性メモリは、第４図に示すように
、Ｐ型半導体基板１１の表面にＮ゛型のソース領域２と
ドレイン領域３とを設け、そのソース・ドレイン領域間
の基板１１の表面に絶縁膜１１１及び絶縁膜１２を介し
て各々選択ゲート電極４と浮遊ゲート電極５が設けられ
ている。また、−船釣には、浮遊ゲート電極５の電位を
効率良（制御するための制御ゲート電極６が絶縁膜１３
を介して浮遊ゲート電極５と容量結合強く設けられてい
る。
、Ｐ型半導体基板１１の表面にＮ゛型のソース領域２と
ドレイン領域３とを設け、そのソース・ドレイン領域間
の基板１１の表面に絶縁膜１１１及び絶縁膜１２を介し
て各々選択ゲート電極４と浮遊ゲート電極５が設けられ
ている。また、−船釣には、浮遊ゲート電極５の電位を
効率良（制御するための制御ゲート電極６が絶縁膜１３
を介して浮遊ゲート電極５と容量結合強く設けられてい
る。
このような半導体不揮発性メモリの読み出しは、浮遊ゲ
ート電極５の中の電荷量が、ソース・ドレイン領域間の
コンダクタンスに影響することから、コンダクタンスを
検出することにより読み出される。
ート電極５の中の電荷量が、ソース・ドレイン領域間の
コンダクタンスに影響することから、コンダクタンスを
検出することにより読み出される。
浮遊ゲート電極５への電極の注入は、ドレイン領域３及
び制御ゲート電極６に高電圧を印加して浮遊ゲート電極
５下のチャネル領域を強反転させ、その表面電位をドレ
イン領域３の電位に近づける。
び制御ゲート電極６に高電圧を印加して浮遊ゲート電極
５下のチャネル領域を強反転させ、その表面電位をドレ
イン領域３の電位に近づける。
選択ゲート電極４には、その閾値電圧前後の小さな電圧
を印加してソース・ドレイン領域間にチャネル電流を流
す、即ち、チャネル電流は、選択ゲート電極４の電位に
よって制限されている状態であるため、ピンチオフ点は
選択ゲート電極４と浮遊ゲート電極５の接続している基
板１１の表面にできる。従って、チャネル電流の一部は
このピンチオフ点でホットエレクトロンとなり、浮遊ゲ
ート電極５の端より注入される。
を印加してソース・ドレイン領域間にチャネル電流を流
す、即ち、チャネル電流は、選択ゲート電極４の電位に
よって制限されている状態であるため、ピンチオフ点は
選択ゲート電極４と浮遊ゲート電極５の接続している基
板１１の表面にできる。従って、チャネル電流の一部は
このピンチオフ点でホットエレクトロンとなり、浮遊ゲ
ート電極５の端より注入される。
以上説明したように動作する半導体不揮発性メモリの浮
遊ゲート電極５を第１図に示すように分Ｍ領域１より離
して設けると、第１図ｃ−ｃ’線に沿った断面図は第５
図のようになる。第５図のように浮遊ゲート電極５を分
離領域１より離すと、浮遊ゲート電極５の下の構造は均
一であるために、ホットエレクトロンの注入は浮遊ゲー
ト電極の端においても均一に注入することができる。こ
の場合分離領域１と浮遊ゲート電極５の間に隙間ができ
寄生チャネルが生ずる可能性がある。しかし、この寄生
チャネルは次のような方法で生じないようにすることが
できる。第５図の場合は、制御ゲート電極６を分ＩＩ
９Ｍ域１と重ねて形成しているため寄生チャネルを防止
できる。また、制御ゲート電極６を形成しなくとも、浮
遊ゲート電極形成後絶縁膜を全面に形成することにより
寄生チャネルを防止できる。
遊ゲート電極５を第１図に示すように分Ｍ領域１より離
して設けると、第１図ｃ−ｃ’線に沿った断面図は第５
図のようになる。第５図のように浮遊ゲート電極５を分
離領域１より離すと、浮遊ゲート電極５の下の構造は均
一であるために、ホットエレクトロンの注入は浮遊ゲー
ト電極の端においても均一に注入することができる。こ
の場合分離領域１と浮遊ゲート電極５の間に隙間ができ
寄生チャネルが生ずる可能性がある。しかし、この寄生
チャネルは次のような方法で生じないようにすることが
できる。第５図の場合は、制御ゲート電極６を分ＩＩ
９Ｍ域１と重ねて形成しているため寄生チャネルを防止
できる。また、制御ゲート電極６を形成しなくとも、浮
遊ゲート電極形成後絶縁膜を全面に形成することにより
寄生チャネルを防止できる。
この発明は、以上説明したように、浮遊ゲート電極を分
＃領域から離して設けているためにホットエレクトロン
注入が均一に生ずることができ、注入後の特性を改善す
る効果がある。
＃領域から離して設けているためにホットエレクトロン
注入が均一に生ずることができ、注入後の特性を改善す
る効果がある。
第１図は、この発明にかかる半導体不揮発性メモリの平
面図、第２図は、従来の半導体不揮発性メモリの平面図
、第３図は、第２図Ａ−Ａ ’線に沿った断面図、第４
図は、第１図Ｂ−Ｂ’線に沿った断面図、第５図は、第
１図ｃ−ｃ ’線に沿った断面図である。 １・・・分Ｍｗｉ域 ２・・・Ｎ０型ソース領域 ３・・・Ｎ０型ドレイン領域 ４・・・選択ゲート電極 ５・・・浮遊ゲート電極 ６・・・制御ゲート電極 １１・・・Ｐ型シリコン基板 以上 出願人 セイコー電子工業株式会社 ６紫制御ゲ寸を不１ ｆＪＦ４’Ｆ；ｆ８；＊ ＋ｚ）ｅ、ｌ） ノ８図第１
図 従来の弔噂不本不１１トにメモリ外芒面図第２０Ａ−Ａ
’線μ沿、ｎ−面図 第３図 ム 栖１区Ｅｌ−８’穆１；於、旧ｃ面図 第４図 第１区Ｃ−Ｃ’＄Ｉ”沿、チ灯面図 第５図
面図、第２図は、従来の半導体不揮発性メモリの平面図
、第３図は、第２図Ａ−Ａ ’線に沿った断面図、第４
図は、第１図Ｂ−Ｂ’線に沿った断面図、第５図は、第
１図ｃ−ｃ ’線に沿った断面図である。 １・・・分Ｍｗｉ域 ２・・・Ｎ０型ソース領域 ３・・・Ｎ０型ドレイン領域 ４・・・選択ゲート電極 ５・・・浮遊ゲート電極 ６・・・制御ゲート電極 １１・・・Ｐ型シリコン基板 以上 出願人 セイコー電子工業株式会社 ６紫制御ゲ寸を不１ ｆＪＦ４’Ｆ；ｆ８；＊ ＋ｚ）ｅ、ｌ） ノ８図第１
図 従来の弔噂不本不１１トにメモリ外芒面図第２０Ａ−Ａ
’線μ沿、ｎ−面図 第３図 ム 栖１区Ｅｌ−８’穆１；於、旧ｃ面図 第４図 第１区Ｃ−Ｃ’＄Ｉ”沿、チ灯面図 第５図
Claims (1)
- 第１導電形の基板１１の表面に互いに間隔を置いて設け
られたソース・ドレイン領域と、前記ソース領域及びド
レイン領域を他の領域と分離するための分離領域と、前
記ソース・ドレイン領域間の前記半導体基板表面に絶縁
膜を介して直列に接続した選択ゲート電極と浮遊ゲート
電極とから構成されており、前記選択ゲート電極と前記
浮遊ゲート電極との接続した前記浮遊ゲート電極の端部
よりチャネル電流の一部が前記浮遊ゲート電極へ注入さ
れる半導体不揮発性メモリにおいて、前記浮遊ゲート電
極が前記分離領域と重なり合っていないことを特徴とす
る半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14864886A JPS635569A (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14864886A JPS635569A (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635569A true JPS635569A (ja) | 1988-01-11 |
Family
ID=15457500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14864886A Pending JPS635569A (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5902437A (en) * | 1994-03-04 | 1999-05-11 | Flexcon Company Inc. | Method of making resonant tag labels |
-
1986
- 1986-06-25 JP JP14864886A patent/JPS635569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5902437A (en) * | 1994-03-04 | 1999-05-11 | Flexcon Company Inc. | Method of making resonant tag labels |
| US5920290A (en) * | 1994-03-04 | 1999-07-06 | Flexcon Company Inc. | Resonant tag labels and method of making the same |
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