JPH0368542B2 - - Google Patents

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JPH0368542B2
JPH0368542B2 JP55501795A JP50179580A JPH0368542B2 JP H0368542 B2 JPH0368542 B2 JP H0368542B2 JP 55501795 A JP55501795 A JP 55501795A JP 50179580 A JP50179580 A JP 50179580A JP H0368542 B2 JPH0368542 B2 JP H0368542B2
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gate
erase
floating gate
voltage
floating
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JP55501795A
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Uiriamu Miruton Junia Gosunii
Baaton Jooji Matsukiinii
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CTU of Delaware Inc
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Mostek Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
    • H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

請求の範囲 １ ソース領域と、チヤンネル領域と、ドレイン
領域と、上記ソース領域、チヤンネル領域及びド
レイン領域を取囲むフイールド酸化物領域を有す
る半導体基板と、 少なくとも上記チヤンネル領域の上部にある第
１の誘電体層と、 該第１誘電体層上に第１の多結晶シリコン層を
含み、上記チヤンネル領域と上記フイールド酸化
物領域の部分上に重なるフローテイング・ゲート
と、 該フローテイング・ゲートの上部と縁部を覆う
第２の誘電体層と、 該第２誘電体層上に第２の多結晶シリコン層を
含み、上記フローテイング・ゲート上に重なる制
御ゲートと、 該制御ゲートの上部と縁部を覆う第３の誘電体
層と、 フイールド酸化物領域上に配設された上記フロ
ーテイング・ゲートの少なくとも一縁部に隣接し
た導体層を有する消去ゲートであつて、該消去ゲ
ートは上記第２誘電体層により上記フローテイン
グ・ゲートの側縁部のみで直接隣接し、かつ電気
的に絶縁されており、また上記制御ゲートの部分
の上に重なり、上記第３誘電体層上に亘り上記基
板上に被着された第３の多結晶シリコン層から形
成された前記消去ゲートとを含む電界効果トラン
ジスタ記憶装置。
２ 請求の範囲第１項において、 上記消去ゲートが上記制御ゲートにより上記フ
ローテイング・ゲート上面に対して容量的に遮へ
いされるように、上記制御ゲートが上記フローテ
イング・ゲートの全上面に上記第２誘電体層を介
して重なつた電界効果トランジスタ記憶装置。
発明の背景 本発明はフローテイング・ゲート形電界効果ト
ランジスタ記憶装置、特にこの種のフローテイン
グ・ゲート装置を電気的に消去するための電極構
成に関する。
本出願人の関知する本発明に該当する参考文献
として、フローマン・ベンチコフスキーの米国特
許第3755721号、シムコらの米国特許第3996657
号、ハラリの米国特許第4115914号、モルガンの
米国特許第4142926号、1977年５月発行の「電子
部品に関するIEEE会報）第ED−24巻第５号613
〜618頁のノイゲバオエルらの「電気的に消去可
能な埋込ゲート形不揮発性リード・オンリ・メモ
リ」と題する刊行物、および1977年５月発行の
「電子部品に関するIEEE会報）第ED−24巻第５
号600〜606頁のシヤイベらの「シモスと呼ぶ新し
いＮチヤンネル単一トランジスタEAROMセル
の技術」と題する刊行物がある。
上記のシヤイベの刊行物には単一トランジス
タ・メモリセルの利点を有し且つ記憶した情報を
電気的に消去できる積層ゲートメモリ装置が開示
されている。単一トランジスタのセルはシリコン
基板上の所要面積が小さく、所定面積当りの記憶
情報量が多くできる点で優れている。このような
装置に記憶された情報は50v位の比較的高い電圧
を基板とゲートの双方に対してソースに印加する
ことにより電気的に消去することができる。この
文献には集積回路構成に付加領域を設けて電気的
な消去機能を得る改良された積層ゲート構成が第
７図に示されている。
ノイゲバオエルの文献によれば、２トランジス
タ・メモリセル内のフローテイング・ゲートに小
さな消去ゲートが重ねて設けられている。この消
去ゲートはフローテイング・ゲートの一部分だけ
に重なるため両ゲート間の容量結合は小さく、従
つて、消去サイクルで要する電圧は低い。その場
合でもこの装置には30〜35vの消去電圧が必要で
ある。
上記の特許第3755721号には固体記憶装置のフ
ローテイング・ゲートを充電するためのアバラン
シ注入技術について良く開示されている。但しこ
の特許による記憶情報の消去方法は装置に紫外線
またＸ線を照射する技術だけが教示されている。
上記の特許第3996657号によれは、ゲートの酸
化膜を介してホツト・キヤリアを注入することに
よりフローテイング・ゲートに情報を書込む。こ
の特許には紫外線照射による消去法以外に高い正
電圧を制御ゲート２０に印加することにより電気
的消去が可能であることが教示されている。
上記の特許第4115914号によれば、フローテイ
ング・ゲートと基板の間の酸化膜がトンネル電流
を生じさせるだけ十分に薄い部分を有する積層ゲ
ート構成が得られる。この装置では上表書込のた
めに代表的なアバランシ注入技術を用い、消去の
ためにトンネル電流が用いられる。
上記の米国特許第4142926号には単一トランジ
スタ・メモリセル構成のPROMに有用なセルフ
アライン形の積層ゲート構造の製造が教示されて
いる。
以上の各参考文献から判るように、記憶密度を
最大にするためPROMでは単一トランジスタ・
メモリセルを採用するのが好ましく、更にそのよ
うなPROMでは電気的に消去可能なメモリセル
であることが非常に望ましい。紫外線消去による
メモリセルの有用さが大なることは実証されてい
るが、透明ぶたを持つ特別のケースを必要とし、
所定の光源に照射するための装置を回路基板から
物理的に取り外す必要がある。積層ゲート構造に
おいて電気的消去が可能であることは周知である
が、同時にそのためには比較的高い電圧を例えば
制御ゲートに印加しなければならないことも知ら
れている。この消去電圧は一般に集積回路内の各
接合点のブレークダウン電圧より高く、そのため
しばしば装置を破壊したり過大な電流を要したり
する。このため書込電圧、代表的には25vまたは
それ以下の電圧で電気的に消去可能な装置が望ま
れる。周知の電気的消去を行う構造は集積回路上
で付加的に領域を占めるために記憶密度が削減さ
れる。
発明の要約 従つて、本発明の目的は電気的に消去可能なフ
ローテイング・ゲート形電界効果トランジスタ記
憶装置を提供することである。
本発明の他の目的は１ビツト当り１トランジス
タのプログラム可能リード・オンリ・メモリ
（PROM）セルとして用られる電気的に消去可能
な記憶装置を提供することである。
本発明の他の目的はメモリセルの寸法の増大を
きたさない電気的消去構造を提供することであ
る。
本発明の更に別の目的は比較的低い電圧で消去
可能なフローテイング・ゲート形電界効果トラン
ジスタ記憶装置を提供することである。
本発明の上記ならびに他の目的は、フローテイ
ング・ゲートと、制御ゲートと、消去ゲートとを
有する電界効果トランジスタ記憶装置により達成
される。フローテイング・ゲートはなるべく、セ
ルフアライン形であつて、制御ゲートにより完全
に覆われるものである。消去ゲートはフローテイ
ング・ゲートの少なくとも一縁に隣接して設けら
れる。電気的消去は制御ゲートを一定電圧に保つ
と共に、比較的低い消去電圧を消去ゲートに印加
してフローテイング・ゲートの一縁から消去エー
トに電流を流すことにより行われる。
【図面の簡単な説明】
本発明は好適実施例の次の詳細な説明を添附図
面を参照しながら読むことにより良く理解するこ
とができる。
第１図は本発明によるPROM内の単一メモリ
セルの一部分を示す透視断面図、 第２図は第１図の実施例の破断線２−２に沿う
断面図である。
好適実施例の説明 第１図は本発明による単一トランジスタのフロ
ーテイング・ゲート形メモリセルの透視断面図で
ある。このセルは代表的なPROM内に設けられ
た何千個ものセルの内の１個だけであると理解さ
れる。第１図のセルは例えばＰ形不純物をドーピ
ングしたシリコン基板１０上に形成する。基板１
０上面の活性領域は第１図において全体的に左か
ら右に延びている薄い酸化膜１２で画されてい
る。基板１０の上面の残りの部分は厚い酸化膜１
４で覆われ、その直下で基板をＰ形不純物で一般
に高濃度にドーピングしてチヤンネル・ストツプ
を発生させる。
第１図の好適実施例では、そこに示す導体層は
３層の多結晶シリコン層を適当な中間絶縁酸化膜
と共に施こして得る。第１の多結晶シリコン層は
酸化膜１２，１４上に直接付着し、パターン化し
てフローテイング・ゲート構造１６を形成する。
この好適実施例では、フローテイング・ゲート１
６は薄い酸化膜１２の全長にわたつて延び、活性
領域の両側において厚い酸化物領域１４を覆つて
いる。酸化物層１８はフローテイング・ゲート１
６の上面と全縁部を覆うように形成されてゲート
１６を完全に電気的に絶縁する。次に第２の多結
晶シリコン層を基板上に付着し、パターン化して
制御ゲート２０を形成する。この第２層はなるべ
くフローテイング・ゲート１６を完全に覆い且つ
薄い酸化膜１２で画される活性領域内のゲート１
６と同じ幅を持つようにパターン化する。第１図
に示すように、この制御ゲート２０はフローテイ
ング・ゲート１６を越えて厚いすなわちフイール
ド酸化物領域１４内に延長し、一般的には集積回
路を横断して他の複数のメモリセルの制御ゲート
を形成してもよい。フローテイング・ゲート１
６、更になるべくならばセルフアライン形制御ゲ
ート２０をパターン化したで、活性領域の各ゲー
トで覆われない部分はＮ形不純物でドーピングす
ることによりフローテング・ゲートの両側にソー
ス領域とドレイン領域ができる。積層ゲート構成
を含むセルフアライン形ゲート構造の形成は前記
の米国特許第4142926号に示されるように周知で
ある。ゲート１６，２０の両側の薄い酸化膜１２
に開口部を作つてメモリ装置に適した接点を設け
ることもできる。
制御ゲート２０を付着してパターン化した後で
別の酸化物層２２を制御ゲート２０の上面および
縁部に形成する。次に第３の多結晶シリコン層を
基板上に付着し、パターン化して消去ゲート２４
を形成する。第１図に示すようにゲート２４は図
上で右から左へ延びて同一基板上の多の複数のメ
モリセルの消去ゲートをつくる。消去ゲート２４
はフローテング・ゲート１６と制御ゲート２０の
双方に部分的に重なつている。本発明の重要な特
徴として、消去ゲート２４が実際にフローテイン
グ・ゲート１６と重なる全領域において制御ゲー
ト２０がそれらの間に挿置されている。それによ
り消去ゲート２４とフローテイング・ゲート１６
間の容量結合は制御ゲート２０により大幅に制限
される。消去ゲート２４がフローテイング・ゲー
ト１６と直接隣接するのは点２６で示すようなゲ
ート１６の縁部に沿う部分だけである。従つて、
消去ゲート２４と隣接するフローテイング・ゲー
ト１６の総面積は著るしく小さい。
次に第２図は第１図の破断線２−２に沿う断面
図であり、本発明の電極構成を詳細に示す。第２
図の大部分の要素は第１図にも同一参照番号で示
されている。第２図から判るように制御ゲート２
０はフローテイング・ゲート１６と消去ゲート２
４間の容量結合を効果的に阻止している。点２６
の部分でのみフローテイング・ゲート１６と消去
ゲート２４は酸化物絶縁層を介して直接対面す
る。フローテイング・ゲート１６の蓄積電荷を取
り除くには、消去ゲート２４と、点２６において
酸化物を介して対面するフローテイング・ゲート
１６との間に適当な電圧を印加してフローテイン
グ・ゲートを放電する電流がその酸化物層を流れ
るようにする。
次に本発明によるPROMの動作を第１図と第
２図を参照して説明する。前記の引用特許に説明
されているアバランジ注入電流の技術によつて電
荷をフローテイング・ゲート１６上に蓄積すれば
よい。この技術は信頼度の高い薄い酸化膜１２の
使用を可能にする点で一般にトンネル電流法によ
り好適である。そのような書込処理では前記の文
献に示されているように普通例えば25v位の電圧
をドレインからソースに対して印加する必要があ
る。
本発明では蓄積電荷は制御ゲート２０を一定電
圧、なるけくグランド電位に保ち、正の消去電圧
を消去ゲート２４に印加することによりフローテ
イング・ゲート１６から除去することができる。
フローテイング・ゲート１６、制御ゲート２０お
よび基板１０間の容量はフローテイング・ゲート
１６と消去ゲート２４の間の容量よりはるかに大
きい。このため消去電圧をゲート２４に印加して
時に生じるゲート１６の容量性の活性化は非常に
小さい。その結果、酸化膜の26の部分に大きな電
界が生じて酸化膜を電流が流れ、ゲート１６を放
電する。図示した装置を初めに設計した際、フロ
ーテイング・ゲート１６から信頼度良く電荷を除
去するために25v位の消去電圧が必要であろうと
思われたが、試作の結果もつと低い電圧で信頼性
の良い消去が行われることが判明した。この予期
しない低い消去電圧はフローテイング・ゲート１
６の比較的鋭い縁部に沿つて生じる高電界による
ものと考えられる。最初の試作装置は10V以下の
電圧で消去できるものであつた。これより厚い酸
化膜を有する量産形では最高20Vの消去電圧を必
要とすることが分つた。この10〜20Vの消去電圧
は25Vの書込信号を用いる装置とレベルが合い、
接合のブレークダウンや消去サイクル中の過電流
は避けられる。
本発明で消去ゲート２４は厚い酸化膜１４の全
面に対して配置されているものと理解される。こ
れは活性領域内の浮遊容量を低減する目的で行わ
れるが、電気的消去動作には本質的な事ではな
い。従つて所望に応じて消去ゲート２４をフロー
テイング・ゲート１６の縁部に隣接する薄い酸化
膜１２で画される活性領域上に配置してもよい。
ゲート２４の配置も記憶密度の改善に役立つ。
多数のメモリセルが１個の共通制御ゲート２０を
共有するものと理解される。消去ゲート２４は一
般に１対のメモリセルの間に配置され、厚い酸化
膜１４上の各フローテイング・ゲートの重なる部
分により両メモリセルに対して消去機能を持つ。
当技術分野で理解されるように、この配置は隣の
メモリ装置との間に付加的な間隙を必要としな
い。従つて、本発明の構造を用いれば記憶密度を
下げることなくこの種の装置に対し電気的消去機
能を付加することができる。
かなりの面積の消去ゲート２４が制御ゲート２
０に重ねて設けられることが判かる。消去動作は
フローテイング・ゲート１６の縁部で行なわれる
ため、所望によりこの重なりの大部分を除くこと
ができる。但し第３の多結晶シリコン層をパター
ン化する際のマスクずれを補償するため、一般に
ある程度の重なりは必要である。
完成した装置では、例えばドレインおよびソー
ス領域に対する相互接続用金属膜が設けられるよ
うに一般に最終酸化膜２８が第３多結晶シリコン
層２４に形成されると理解される。
以上に本発明を具体的に構造と使用法について
図示し説明したが、付属の「請求の範囲」に定め
る本発明の範囲内で他の多くの変更及び修正が可
能であることは明白である。
JP55501795A 1980-03-17 1980-05-22 Expired JPH0368542B2 (ja)

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US06/130,853 US4331968A (en) 1980-03-17 1980-03-17 Three layer floating gate memory transistor with erase gate over field oxide region

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JPS57500398A JPS57500398A (ja) 1982-03-04
JPH0368542B2 true JPH0368542B2 (ja) 1991-10-28

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EP (1) EP0037201B1 (ja)
JP (1) JPH0368542B2 (ja)
CA (1) CA1166353A (ja)
DE (1) DE3175451D1 (ja)
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