JPS6355779A - 磁気記録再生装置におけるゲ−ト信号制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃａ）　　技術分野 不発明は、磁気記録再生装置によって生成され出力され
るゲート信号の制御装置に関し、より詳細には、例えば
、いわゆるデータレコーダで磁気テープ上に記録されて
いる識別コード信号（以下ｒＩＤ信号」という）を再生
し、そのＩＤ信号に基づいて生成、出力されるゲート信
号の出力時点を制御する装置に関するものである。

（ｂ）　　従来技術 磁気記録再生装置、例えばいわゆるデータレコーダは、
任意の物理現象を形成している複数の要素を同一時系列
において観測する際、それらのデータを上記の各要素別
に複数チャンネルにて記録・再生でき、被澗定現象を多
角的に解析するのに有効な装置である。特に磁気テープ
上の複数のチャンネルに記録されたデータを任意の指定
区間で反復再生するシャトル再生機能は、データレコー
ダにおいて重要な機能であり、また他の測定器と同期さ
せるためあるいはデータレコーダ内部の所定の回路、例
えばＡ／Ｄコンバータと同期させるために出力されるゲ
ート制御信号の時間精度（同時性）は、データレコーダ
の性能を評価する上での一つの大きな要素である。一般
にデータレコーダにおいては、上述したシャトル再生あ
るいは各トラックを１本につなぎ連続的に使用するトラ
ックシーケンス機能、または膨大なデータを効率よく処
理するための再生位置サーチ等に使用するため、ＩＤ−
コードと呼ばれる識別信号を各測定データと同時に所定
のチャンネルに連続して記録している。

さらに、記録時の上記ＩＤ信号の生成、再生時のＩＤコ
ードの解読をも含め、テープトランスポートの監視等々
装置全体の制御をマイクロコンピュータに委ねる方式が
、ハード面でのコスト軽減および設計の柔軟性等々の理
由により今日において一般的に採用されている。しかし
一方、マイクロコンピュータは、時分割によってシステ
ムの各部分の所定の処理をしているためその処理内容に
よってシステム外部にあるいは内部の他の回路に出力す
る制御信号のタイミングが一定しない場合があり、特に
再生時、各チャンネルに記録されたデータの所定の時点
ｔｆからの再生を複数回にわたって繰り返す際。

上記のようなタイミングが一定しない信号で制御すると
、それぞれの再生時に上記時点ｔｆと同一時点に再生デ
ータが現出しないという問題が発生する。

その様相を添付図面を用いて説明すると、第４図におい
て、６４〜６８は、磁気テープ上に記録されている一連
のＩＤ信号であり、（ｆ）。

（ｄ’　）、（ｎ）、（ｇ）は、ＩＤ信号６５からＩＤ
信号６７までの区間に記録されている各チャンネルのデ
ータを繰り返し再生する動作の各部信号波形を示してい
る。詳しい動作は後述するが、マイクロコンピュータは
、第７図に示すフローチャートに従って、ＩＤ信号６５
の内容を解読した後、ゲート信号（ｆ）を低レベルに反
転させこのゲート信号（ｆ）によって装置内部の例えば
Ａ／Ｄコンバータもしくは外部に接続されている他の測
定器をスタートさせ、ＩＤ信号６７を解読した後、ゲー
ト信号（ｆ）を高レベルに反転させて上記被制御回路（
および測定器）の動作を停止させるのであるが、同図に
示すｔｔ’〜ｔ　５１のように信号のレベルを反転させ
るタイミングが異る場合があり、最大時間ｔｓなる変動
を発生する可能性を含んでいる。尚、回路構成としては
、第６図（Ｂ）に示すようにゲート信号（ｆ）とゲート
制御信号（ｇ）とが直結されている。一般にデータレコ
ーダにおいて、マイクロコンピュータに対する割込み処
理の優先順位は、テープトランスポート系の監視および
処理を上位に置いているため上記のような問題が生じる
のであるが、テープトランスポート系を上位に置くこと
はデータレコーダの動作原理から考えて当然のことであ
り、上記の問題のマイクロコンピュータのみによる解決
は、経済性を無視してマイクロコンピュータを複数使用
する以外にないのである。

（ｃ）　　目的 本発明は、上述の事情に鑑みなされたもので、データレ
コーダの再生時において、指定されたＩＤ信号に基づい
てマイクロコンピュータが生成するゲート信号の生成時
点の変動による影響を除去し、上記ＩＤ信号を検出した
場合、常に一定の時間後にゲート制御信号を生成し得る
磁気記録再生装置におけるゲート信号制御装置を提供す
ることにある。

（ｄ）　　構成 本発明は、上記の目的を達成させるため磁気記録再生装
置において、記録媒体上に記録された磁気信号を電気信
号に変換する再生ヘッドと、この再生ヘッドから出力さ
れる正負両極の高レベルを有するパルス列を高レベルと
低レベルから成るパルス列に変換するとともにこのパル
ス列からデータパルスとクロックパルスとを分離する復
調手段と、この復調手段によって得られたデータパルス
列から成る直列デジタル信号を並列デジタル信号に変換
する直列／並列変換手段と、この直列／並列変換手段に
よって得られた並列デジタル信号の中から所定のビット
配列によって定義されたキャラクタコード信号の有無を
判定し該キャラクタコードを検出した時に一致信号を出
力するキャラクタコード信号検出手段と、上記一致信号
が入力された時点で上記キャラクタコード信号を一時的
に蓄える一時記憶手段と、上記一致信号が入力される毎
に上記一時記憶手段から上記キャラクタコード信号を読
出し記憶してこれらのキャラクタコード群が複数のキャ
ラクタコードの所定の組合せと配列とによって予め定義
された識別コードに該当するか否かの判定を行ない、こ
の判定の結果上記識別コードの何れかに該当する場合に
はその該当する識別コードの内容に対応した所定の処理
を行ない、さらにこの処理内容の中にゲート信号の生成
指令が含まれている場合にはそのゲート信号を出力する
ゲート信号生成手段と、前記一致信号を受け、前記ゲー
ト信号生成手段における前記一致信号入力時点から前記
ゲート信号出力時点までの最大時間よりも長い所定の遅
延時間後に遅延化一致信号を出力する計時手段と。

前記ゲート信号と前記遅延化一致信号とをともに受け該
遅延化一致信号の入力時点と合せて該ゲート制御信号を
出力するゲート信号制御手段とを備えたことを特徴とし
たものである。

以下本発明を、一実施例に基づいて具体的に説明する。

第１図は、本発明に係る磁気記録再生装置に゛おけるゲ
ート信号制御装置の一実施例の概略を示すブロック図で
あり、１は記録媒体である磁気テープであり、２は磁気
テープ１上に記録された信号を再生する再生ヘッドであ
り、３は再生ヘッドから得られた再生信号（ａ）が入力
され、該再生信号（ａ）の正負両極性を有する高レベル
パルス列をクロックパルスとデータパルスとに分離する
と同時に上記両パルスを高レベルと低レベルから成る、
いわゆるＴＴＬレベルの論理（デジタル）信号に変換し
それぞれクロックパルス（ｂ）およびデータ信号（Ｃ）
とじて出力する復調手段としての復調回路であり、５は
シフトレジスタから成り、入力された上記クロックパル
ス（ｂ）によって上記直列のデータ信号（ｃ）を１ビツ
トずつシフトして直列データを並列データに変換する直
列／並列変換手段としての直列／並列変換回路であり、
４は直列／並列変換回路５によって並列データに変換さ
れたデータ信号が後述するそれぞ匙８ビットから成るプ
リアンプル、ポストアンブルを具備したキャラクタコー
ドであるか否かを上記クロックパルス（ｂ）の１クロツ
ク毎に逐一判定し、一致した場合には一致信号（ｄ）を
出力するキャラクタコード信号検出手段としての一致判
定回路であり、この一致信号（、（）は、システム全体
を総合的に制御するＣＰＵ８に対する割り込み信号、キ
ャラクタコードを一時記憶するデータレジスタ６に対す
るラッチパルス、ゲート制御回路７に対するゲート信号
制御手段として。

それぞれの回路に入力される。また上記ゲート制御回路
７には、マイクロコンピュータの人出力回路（以下Ｉ１
０ポートという）１３から出力されるゲート信号（以下
「ソフトゲート信号」という）（ｆ）と上記一致信号（
ｄ）とが共に入力され、磁気テープ１上の指定されたＩ
Ｄ信号の検出から所定の遅延時間ｔｄの後に出力される
ゲート制御信号（ｇ）が端子１５に接続されている。ま
た、１６はデータレコーダを操作するためのキー人力部
であり、このキー人力部１６から操作者により与えられ
た操作信号（ｍ）は、マイクロコンピュータＩ１０ポー
ト１４に入力され、このＩ１０ポート１４以下、■／○
ポート１３、Ｉ１０ポート１２、読み書き自在なメモリ
ＲＡＭＩＩおよび読み出し専用メモリＲＯＭｌ０は、そ
れぞれＣＰＵ８のデータバスＤＢ（信号記号（ｈ））、
アドレスバスＡＢ〔信号記号（ｉ）］　、読み出し／書
き込み信号線Ｒ／Ｗ　（信号記号（ｊ）〕とアアドレス
デコーダダ９の出力であるチップセレクトｔｉｃｓ　Ｃ
信号記号（ｈ）〕に接続され、さらにアドレスデコーダ
９は、ＣＰＵ８のアドレスバスＡＢに接続されている。

尚、データレジスタ６のキャラクタコード信号出力（ｅ
）はＩ１０ポート１２に接続され。

システムリセット信号（Ｑ）は上記各々の回路を初期化
するための信号である。ここで、マイクロコンピュータ
とは、回路８〜１４と信号（ｈ）〜（ｋ）の総体を称す
るものとする６次に、ＩＤ信号の構成について説明する
。ただし、以下、記号として述べるときはｒＩＤコード
」と称し、ｆｉ！気的気量信号て述べるときはｒＩＤｒ
：４号」と称することにする。

第２図〜第４図は、ＩＤ信号の構成と各部の信号波形と
の関係を示した図である。

第２図は、ＩＤ信号の構成＋１１位である１キヤラクタ
のビット構成を示した図であり、（ａ）は再生信号、（
ｂ）は復調されたクロックパルス、（ｃ）は復調された
データパルスで、それぞれの信号記号は第１図のブロッ
ク図と共通である。、５０は８ビツトから成るプリアン
プルと呼ばれる前置識別信号であり、５１はキャラクタ
コードと呼ばれるパリティビットを含む８ピッＩ−から
成るアスキー（ＡＳＣＩＩ）コードもしくは８ビツトか
らなる予め定められた意味を有する識別信号であり、５
２はポストアンブルと呼ばれる後置識別信号であり、１
つのキャラクタは上記５０，５１．５２の三つの部分か
ら構成されている。また、プリアンプル５０は上位４ビ
ツトが低レベル、下位４ビツトが高レベルを有し、ポス
トアンブル５２は逆に上位４ビツトが高レベル、下位４
ビツトが低レベルを有しそれぞれのビットには説明のた
めにＡ−ＨおよびＡ′〜Ｈ′の記号を添付する。

第３図は、ＩＤコードの構成と各部の信号波形を示す図
で、５３〜６２は、それぞれ第２図で示した１つのキャ
ラクタコードであり、ＩＤコードは、５３〜６２までの
１０個のキャラクタコードによって構成される。そして
、５３は。

”５ｔａｒｔ　　ｏｆ　　Ｔｅｘｔ”の略でｒｓ’ｒｘ
Ｊと称されＩＤコードの始まりを意味し、５４は「チェ
ックサム上位」と称されＩＤコード転送時（再生時）の
コードの正誤を確認するためのデータの上位を意味し、
５５は「ファンクションコード」と称され以下に続く５
６〜５９より成る８ビツト４桁の数値の意味、例えばレ
コードＮ　ｏ　、カウンタコード、分秒コード等を示す
と同時にマイクロコンピュータに処理動作の内容を指示
するコードであり、６０は “Ｃａｒｒｉａｇｅ　　Ｒｅｔｕｒｎ”の略で「ＣＲ」
と称され記録時に操作者が入力したデータの終りを意味
し、６１は「チェックサム下位」と称されチェックサム
上位５４と同様、データの下位を意味し、６２は、”Ｅ
ｎｄ　　ｏｆＴｅｘｔ″′の略でｒＥＴＸＪ　と称され
ＩＤコードの終りを意味するキャラクタコードである。

また同図において（ｄ）は一致信号であり、１つのキャ
ラクタコードが検出される毎に出力され、（ｄ′）は上
記一致信号（ｄ）が後述するｔｄなる時定数を有する遅
延回路を経て出力される遅延化一致信号であり、（ｆ）
はソフトゲート信号、（ｇ）はゲート制御信号であり、
それぞれ第１図示のブロック図と共通の信号記号で示し
である。

第４図は、ＴＸ３１気テープ１上に連続的に記録されて
いるＩＤコードと各部の信号波形との対応。

特にソフトゲート信号（ｆ）とゲート制御信号（ｇ）と
の対応を示した図で、６４〜６８は、磁気テープ１上に
連続して記録されているＩＤ信号であり、第３図の５３
〜６２の１０キヤラクタコードをもって上記６４〜４８
のＩＤコードの１つが構成されている。６５は繰返し再
生の開始点（Ｂ　１ｇ１ｎｉＢ　Ｐ　ｏｉｎｔ）を示す
ＩＤコードであり、６７は繰返し再生の終了点（Ｅ　ｎ
　ｄｉｎｇ　Ｐｏ１ｎｔ）を示すＩＤコードであり、ソ
フトゲート信号（ｆ）は、マイクロコンピュータがＩＤ
コード６５を読込み解読してからＩ１０ポート１３（第
１図）を介してその信号レベルを高レベルから低レベル
に反転するが、その反転する時点の変動をｔｔ’〜１　
、　／で示し。

ｔｓはその最大変動範囲を示し、ｔｆはゲート制御信号
Ｃｇ＞がその信号レベルを反転する時点を示している。

、遅延時間ｔ−ｄに関しては第３図の説明と同一である
。

次に、第５図および第６図（Ａ）、（Ｃ）を用いて、本
発明の要部である直列／並列変換回路５、データレジス
タ回路６、一致判定回ｆｆ１４、ゲート制御回路７のそ
れぞれ具体的な実施例についてその構成を説明する。

第５図は、上記直列／並列変換回路５とデータレジスタ
回路６と一致判定回路４の具体的な構成を示す回路図で
、２２〜２４は直列入力並列出力８ビツトシフトレジス
タ、２５は８ビツトレジスタ、３０〜３３は負論理ＡＮ
Ｄゲート、２６〜２９は正論理ＡＮＤゲートであり、３
４〜４１はＥＸ−ＯＲゲート、４２は負論理入力Ａ　Ｎ
　Ｄゲート、４３は正論理ＡＮＤゲートであり、４４は
相等しい抵抗＠Ｒを有する抵抗器である。直列データ信
号（ｃ）は、シフトレジスタ２２の直列入力端ＩＡに接
続され、その上位４ビツトの並列出力端ｂ４〜ｂ７は、
Ａ　Ｎ　Ｄゲート２６〜２９の第１入力端に接続され、
同下位４ビツトの並列出力Ｘ１ｉｒ　ｂ　ｏ　−ｂ　２
は負論理−ＡＮＤゲート３０〜３３の第１入力端に接続
され、さらに同最上位ビットの出力端ｂ７はシフトレジ
スタ２３の直列入力端ＩＡに接続され、このシフトレジ
スタ２３の並列出力端ｂ　ｏ　”　ｂ　７は８ビツトレ
ジスタ２５の入力端））　ｏ　”　ｂ　フにそれぞれ１
対１に接続され、その出力端ｂ　Ｏ％　ｂ７はキャラク
タ信号（ｅ）としてＩ１０ポート１２に接続され、シフ
トレジスタ２３の最上位ビット出力端ｂ７はシフトレジ
スタ２４の直列入力端ＩＡに接続され、その上位４ビツ
トの並列出力端ｂ４〜ｂ７はそれぞれ負論理ＡＮＤゲー
ト３０〜３３の第２入力端に接続され、袖下位４ビット
の出力端ｂ　ｏ　”　ｂ　３はＡＮＤゲート２６〜２９
の第２入力端に接続され、負論理ＡＮＤゲート３０〜３
３の出力端は、ＥＸ−ＯＲゲート３４〜３７の第１入力
端に接続され。

ＡＮＤゲート２６〜２９の出力端は、ＥＸ−ＯＲゲート
３８〜４１の第１入力端に接続されている。一方、ＥＸ
−ＯＲゲート３４〜３７の第２入力端は接地電位に保持
され、同ＥＸ−ＯＲゲート３８〜４１の第２入力端は抵
抗器４４を介して高レベル電位（電源電位と略同−）に
保持されており、上記ＥＸ−ＯＲゲート３４〜４１の各
出力端は負論理入力ＡＮＤゲート４２の入力端にそれぞ
れ接続され、さらにその負論理入力ＡＮＤゲート４２の
出力とクロックパルス（ｂ）とがＡＮＤゲート４３に入
力され、その出力は一致信号（ｄ）としてＣｒ’Ｕ８の
割り込入力端ＩＲＱと８ビツトレジスタ２５のラッチ入
力端ＬＴに接続されている。尚、クロックパルス（ｂ）
は、上記の外にシフトレジスタ２２〜２４のクロック入
力端Ｔに接続され、リセット信号（ｆｌ）は同シフトレ
ジスタ２２〜２４のリセット入力端Ｒに接続されている
。

次に、第６図（ａ）の構成について説明すると、１９．
２１は噴安定マルチバイブレータであり、１８は、＋Ｈ
ｔ安定マルチバイブレータ２１の動作時間すなわち遅延
時間ｔｄを決めるコンデンサＣ＋　と抵抗Ｒ１より成る
時定数回路、１７は、コンデンサＣ２と抵抗Ｒ２から成
るＱｔ安定マルチバイブレータ１９の動作時間ｔｐを決
定する時定数回路であり、２０は、Ｄ型プリップフロッ
プで、その非反転出力端Ｑは、端子１５に接続され、デ
ータ入力端りには、ソブトゲート信号（ｆ）が接続され
ている。一方、−致信号（ｄ）は９を安定マルチバイブ
レータ２１のトリガ入力端Ｂに接続されている。同非反
転出力端Ｆから出力される遅延信号（ｎ）は星安定マル
チバイブレータ１９の負論理トリガ入力端Ａに入力され
、同非反転出力端Ｆから出力される遅延化一致信号（ｄ
′）は、Ｄ型フリップフロップ２０のクロック入力端Ｇ
Ｋに入力される。尚、抵抗Ｒ１，Ｒ２の一端と低安定マ
ルチバイブレータ２１のトリガ入力ａＵＡとＤ型フリッ
プフロップ２０のセット入力端Ｓは、それぞれ電源ライ
ンに接続され高レベルに保持されており、低安定マルチ
バイブレータ１９のトリガ入力端Ｂは接地されている。

また、リセット信号（Ｑ）は、上記各部のリセット入力
端Ｒに供給されるようになっている。

第７図は、マイクロコンピュータの被割込み時の処理順
序を示すフローチャートである。

先ず、読み込んだデータの正誤を確認するためのパリテ
ィチェックを行ない、正しくなければ割込みがかかる直
前のプログラムに復帰し、正しければ、上記データが第
３図におけるキャラクタ５ＴＸ５３であるか否かを判定
し、該当すればＳＴＸを検出したことを示すフラグを立
てて、次に上記データがキャラクタＥＴＸであるか否か
の判定を行ない、該当しなければ。

ＲＡＭＩＩのバッファエリアに上記データを収納して割
込みがかかる直前のプログラムに復帰しく以下ＥＮＤと
いう）、該当すれば次の処理に移り、チェックサムの検
定を行ない、正しくなければＥＮＤに至り、正しければ
、先に取り込んだ複数のキャラクタの組み合せと配列（
フォーマツ１−）を検定し、正しくなければＥＮＤに至
り、正しければ上記キャラクタ群をＩＤ信号として認知
し、これを操作者に知らせるためのデータの表示を行な
い、次にファンクションコード５５の内容を解読し、フ
ァンクションコード５５につづいて４桁の数値５６〜５
９の所定の処理を行なった後、上記ファンクションコー
ド５５の中にゲート０Ｎ１０Ｆ’Ｆの指示が含まれてい
ればゲート信号をＯＮまたはＯＦＦしてＥＮＤに至る。

以上のように構成された本実施例の動作について説明す
る。

第１図示の磁気テープ１上に記録された磁気信号は、再
生ヘッド２を介して再生信号（ａ）として復調回路３に
入力され、ここで、第２図示の通常の論理レベルを有す
るデータパルス列（Ｃ）とクロックパルス列（ｂ）とに
分離され、データパルス列（ｃ）は直列／並列変換回路
５に、クロックパルス列（ｂ）は一致判定回路４と直列
／並列変換回路５とデータレジスタ６とにそれぞれ入力
される。

第５図示のシフトレジスタ２２の直列入力端ＩＡに入力
された上記データパルス列（ｃ）は、同クロック入力端
Ｔに入力された上記クロックパルス（ｂ）によって１ク
ロツク毎に上位ビットから下位ビットへ順次シフトされ
、さらにシフトレジスタ２３から２４へと順次シフトさ
れ。

上記データパルス列（ｃ）は並列データに変換されて行
く。一方、シフトレジスタ２２および２４の並列出力端
側には、特定のビット配列が検出できる論理回路が組ま
れており、つまり第２図示のプリアンプル５０とポスト
アンブル５２を検出できる論理構成が組まれており、Ａ
ＮＤゲート２６〜２９は、プリアンプル５０の下位４ビ
ットＡ−Ｄとポストアンブル５２あ上位４ビツトＥ′〜
Ｈ′の論理積をとり、負論理Ａ　Ｎ　Ｄゲート３０〜３
３は同プリアンプル５０の上位４ビットＥ−Ｈとポスト
アンブル５２の下位４ビツトＡ′〜Ｄ′の論理積をとる
ものである。従ってまずこの段階で、第２図示のように
プリアンプル５０とポストアンブル５２のビット配列が
（図面に対して）線対称を成しており。

かつプリアンプル５０とポストアンブル５２の間に８ビ
ツトの間隔があるとき論理ゲート２６〜３３は真値を出
力し、さらにＡＮＤゲート２６〜２９の出力が高レベル
であると同時に負ｍ理ＡＮＤゲート３０〜３３の出力が
低レベルであるとき、ＥＸ−ＯＲ（一致）ゲート３４〜
４１が出力を低レベルに反転する。また、これらの出力
をＡＮＤゲート４２で論理積をとり。

さらにその出力とクロックパルス（ｂ）との論理積の結
果が一致信号（ｄ）となる、上述のようにプリアンプル
５０とポストアンブル５２が検出されたことによって一
致信号（ｄ）が出力されると、この一致信号（ｄ）は、
ＣＰＵ８に対して割込み動作を要求（以下この割込みを
「割込み１」という）すると同時に８ビツトレジスタ２
５に対して現在入力されている８ビツトデータを保持し
一時的に記憶させる。この時、８ビツトレジスタ２５の
入力端子には、プリアンプル５０とポストアンブル５２
の間に存するパリティビットを含む８ビツトのＡＳＣＩ
Ｉコードもしくは８ビツトの数値の並列データがレジス
タ２３から出力されているので、結帰、８ビツトレジス
タ２５が今記憶したデータ！土、ＩＤコード信号の巾の
任意の１キヤラクタコードということになる。ここで説
明を煩雑にしないために今記憶したキャラクタコードは
、ＩＤコードを構成する最初のキャラクタ５３　ｒｓＴ
ＸＪであるとする。一方１割込みを要求されたＣＰＵ８
は、より上位の割込み要求（以下この割込みを「割込み
φ」という）が発生してｔ）なければ、ＩＤコード識別
処理の１ルーチン、すなわち割込み１のプログラムにジ
ャンプし第７図に示すフローチャートに従った処理を行
なう。つまりＣＰＵ８はＩ１０ポート１２を介して８ビ
ツトレジスタ２５が保持しているキャラクタコード信号
（ｃ）を入力データとして取り込み、先ず。

取込んだ８ビツトデータのパリティチェックを行ない、
結果が正しくなければ次の処理をせずに、今の割込み１
がかかる直前のプログラムに戻り、結果が正しければ、
取込んだキャラクタコードがＳＴＸであるか否かの判定
をし−３ＴＸ検出済みのフラグを立ててから、データ（
キャラクタコード）をＲＡＭ’ｌ　１のバッファエリア
に収納して割込み１がかかる直前のプログラムに戻る。

以下同様にして一致判定回路４は、連続して入力される
直列データ（ｃ）をクロックパルス（ｂ）の１クロツク
毎に逐一比較判定し−）つキャラクタコードを検出する
ごとにＣＰ　ＴＪ　８に対して割込み１を要求し、一方
ＣＰ　Ｕは割込み１が要求される毎に順次８ビツトＩノ
ジスタ２５に保持されているキャラクタコードを取込み
パリティチェックを行ない、正しければＲＡＭ１１のバ
ッファエリアにデータを収納して行く。上述の動作を繰
返して、今、ＩＤコードの最終キャラクタであるＥＴＸ
をＣＰＵ８が取込んだとすると。

パリティチェックを行なった後、先にＲＡＭ１１のバッ
ファエリアに収納してあった所望のデータを読み出して
、チェックサムの検定を行ない、１０個のキャラクタか
らなるＩＤコードのフォーマットが正しいか否かの検定
を行なつた後、上記２種類の検定の結果が正しければ、
今取込んだ１０個のキャラクタがＩＤコードとして有効
であるとしてその内容を操作者すこ示すために表示′Ａ
閂（図示はしていない）に表示し１、ファンクションコ
ード５５を解読し、このファンクションコード５５に従
圧する数値５６〜５９の処理をした後、仮に上記ファン
クションコード５５にゲート信号の処理が含まれていた
として、Ｉ１０ポート１３を介してソフトゲート信号（
ｆ）を高レベルから低レベルに反転した後、割込み１が
要求ごれる直前のプログラムに復帰し、１つのＩＤコー
ドの処理を終了するのである。

しかし、上述の説明においては、ＣｒＵ３に対して割込
１が要求されその処理が行なわれている間１例えばテー
プトランスポート系の制御のような上位の割込み、すな
わち割込みφが発生しないという仮定の下に進めてきた
が、実際には任意の時点に割込みφが発生し、仮に割込
みφが割込１より早いか同時し二発生した９合。

割込み１は無視されるためＩＤコードの認識処理は割込
みφの処理が終了するまで待たなければならず、また既
に割込み１の処理中に割込みφが発生すると、ＣＰＵ８
は、ＩＤコード関係の処理を一時中断して割込みφの処
理に移りそれが終了した後に再び割込み１の中断してい
た処理に復帰し残りの処理を続行する。そのため、第３
図に示すようにＥＴＸキャラクタ６２を検出し割込み１
を要求する一致信号（ｄ）の図中最後のパルス６３が出
力されてからソフトゲート信号（ｆ）がその信号レベル
を反転するまでの時間が一様に定まらないことは従来技
術の項にも述べた通りである。ところが、第６図（Ａ）
に示すように、一致信号（ｄ）は、ＣＰＵ８に対して割
込み１を要求すると同時にその立上りにおいてＦｌｌ、
安定マルチバイブレータ２１を起動し、その非反転出力
端Ｆの出力を低レベルから高レベルに反転させる。所定
の遅延時間ｔｄ後に、同？１１６安定マルチバイブレー
タ２１は出力を再び低レベルに反転させる。そして、こ
の遅延信号（ｎ）の立下りに同期しＣ貼安定マルチバイ
ブレータ１９が起動され、その非反転出力端Ｆの出力信
号（ｄ′）は、低レベルから高レベルに反転しｔｐなる
短時間の後に再び低レベルに反転する。ここで、この出
力信号は、遅延化−４信号（ｄ′）と称することとする
。この遅延化一致信号（ｄ′）は、Ｄ型フリンブフロツ
ブ２０のクロック入力端ＣＫに入力される。−方、同り
型フリップフロップ２０のデータ入力端りに入力されて
いるソフトゲート信号（ｆ）は、上記遅延化一致信号（
ｄ′）の立上りでこのＤ型フリップフロップ２０に読込
まれその非反転出力端Ｑの出力が高レベルから低レベル
に反転し保持される。つまりこの時点が第４図示の時点
ｔｆであり、第６図（Ａ）に示す回路の各部波形は、第
６図（Ｃ）に示した通りである。

また、上述した動作は、第４図示のＩＤ信号６５　、６
７に、それぞれゲート制御信号（ｇ）のレベルを反転さ
せる指令が含まれているものとして、ＩＤ信号６５を検
出してからゲート制御信号（ｇ）を時点ｔｆにてその信
号レベルを反転させるまでを説明したものであるが、こ
の後、磁気テープ上のＩＤ信号６７を検出すると、上述
した動作を再び繰返して行ない、時点↑ｒにてゲート制
御信号（ｇ）のレベルが反転され最初の状態に至るので
ある。

因に５本実施例の時間に関する具体例を示すと５例えば
磁気テープ走行速度が１９ｃ＋ｎ／ｓの場合、第２図示
の１ビツトサイクルｔ１は０．４ｍｓであり、プリアン
プル５０、キャラクタ５１．ポストアンサンプル５２か
ら成る１キヤラクタサイクル（２４ビツト）ｔ２は、９
．６ｍｓであり、ｔ３は、約４０ｍ５である。また、割
込みφに起因する処理時間が最大約１０ｍ５、割込み１
に起因する処理時間が約３ｍｓ、以上の合計時間に安全
（余裕）時間２ｍｓを加えて遅延時間ｔｄを１５ｍ５に
定めである。上述したようにゲート制御信号（ｇ）の反
転時点ｔｆおよびｔｒを正確に定めることによって、デ
ータの再生時に、伺えばＡ／Ｄ変換回路（図示はしてい
ない）の起動および停止の時点が正確に制御でき、磁気
テープ１上に記録されている各チャンネルのアナログデ
ータ信号をデジタルデータ信号に変換して出力する際、
繰返し再生する毎に任意のチャンネルのデータの現出時
点が常に一定していて、記録されたデータの解析精度が
著しく向上するのみならず、データレコーダの起動、停
止の際、磁気テープ上の無記録部分に起因するノイズに
よる再生回路の：！Ｌ、動作をも防止し得るのである。

また、外部の測定器、例えばいわゆるシンクロスコープ
、スペクトラムアナライザ、ペン書きオシログラフ、電
磁オシログラフ等々の波形観澗計器は、一般に同時に観
測できる入力が少ないため、磁気テープ上の多チャンネ
ルのデータを一括して同時に観測することはできない。

従って、磁気テープ上の各チャンネルのデータ波形をす
べて＠測するためには、データレコーダの繰返し再生が
必要になるのであるが、その際にもｆｌｅＪするデータ
波形の現出時点が各チャンネル毎に正確に対応するから
、観測精度が著しく向上するばかりでなく、観測者およ
び解析者を煩雑な補正処理または前処理作業から解放し
解析作業の能率向上をも実現し得るのである。また繰返
し再生のみならず連続再生時においても、特に上記スペ
クトラムアナライザによって周波数領域の解析を行なう
際、磁気テープ上のデータのある特定部分を指示する、
いわゆるデータの切出しを行なう場合において、複数箇
所の特定部分を正確に周波数分析できるのである。

尚１本発明は、上述し且つ図面に示した実施例に何ら限
定されるものではなく、その要旨を包含される範囲内に
おいて稚々の変形実施が可能であることは勿論である。

（ｅ）　　効果 以上詳述したところより既に明らかなように本発明によ
れば、磁気記録再生装置の再生時において、指定された
識別コードとしてのＩＤ信号に基づいて、マイクロコン
ピュータが生成するゲート信号の生成時点の変動に拘ら
ず、上記ＩＤ信号を検出した時点から常に一定の時間後
に１例えば、別途重罰されるＡ／Ｄコンバータやスペク
トラムアナライザ等の外部計開機器の起動または停止を
制御するゲート制御信号を生成することができ、従って
同一チャンネルまたは他チャンネルに記録されたアナロ
グデータ信号をデジタル信号に変換して出力する際、繰
返し再生する毎に任意のチャンネルのデータの現出時点
が常に一定するため、記録されたデータの解析精度を飛
躍的に向上でき、またスペクトラムアナライザや、シン
クロスコープを用いた波形観測に際しては、観測するデ
ータ波形の現出時点が同一チャンネルはもとより他のチ
ャンネルに対しても正確に対応するからａｍ精度を著し
く向上させることができる記録再生装置におけるゲート
信号制御装置を提供することができる。

【図面の簡単な説明】

第１図は１本発明に係る一実施例の概略構成を示すブロ
ック図、第２図は、識別コード信号を構成する基本ｍ位
である１キヤラクタコードのビット配列の定義を示す図
、第３図は、識別コードを構成する上記キャラクタコー
ドの組合せと配列の定義と各部の動作波形を示す図、第
４図は、上記識別信号によってゲート制御信号が生成さ
れる際の各部の動作波形を示す図、第５図は、本発明の
要部である直列／並列変換手段、キャラクタコード信号
検出手段、一時記憶手段の具体例を示す回路図、第６図
（Ａ）は、同じく本発明の要部である計時手段およびゲ
ート信号制御手段の具体例を示す回路図、第６図（Ｂ）
は、ゲート信号制御手段の従来例を説明する概念図、第
６図（Ｃ）は、第６図（Ａ）の各部の動作波形を示す図
、第７図は、マイクロコンピュータの制御手順を示すフ
ローチャートである。 １・・・・・・磁気テープ、　　　２・・・・・・再生
ヘッド、３・・・・・・復調回路、　　　４・・・・・
・一致判定回路。 ５・・・・・・直列／並列変換回路。 ６・・・・・・データレジスタ、 ７・・・・・・ゲート信号制御回路、 ８・・・・・・ＣＰＵ。 ９・・・・・・アドレスデコーダ。 １０・・・・・・ＲＯＭ、　　　　　１１・・・・・・
ＲＡＭ。 １２〜１４・・・・・・入出力回路、 １９．２１・・・・・・単安定マルチバイブレータ、２
０・・・・・・Ｄ型フリップフロップ、２２〜２４・・
・・・・シフトレジスタ、２５・・・・・・レジスタ。 ２６〜２９，４３・・・・・・正論理ＡＮＤゲート、４
２・・・・・・負論理入力ＡＮＤゲート、３０〜３３・
・・・・・負論理ＡＮＤゲート、３４〜４１・・・・・
・ＥＸ−ＯＲゲート、４４・・・・・・抵抗器。 、＋″ ＠６図 （Ｂ） （Ｃ）

Claims (1)

【特許請求の範囲】
1. （１）磁気記録再生装置において、記録媒体上に記録さ
   れた磁気信号を電気信号に変換する再生ヘッドと、この
   再生ヘッドから出力される正負両極の高レベルを有する
   パルス列を高レベルと低レベルから成るパルス列に変換
   するとともにこのパルス列からデータパルスとクロック
   パルスとを分離する復調手段と、この復調手段によって
   得られたデータパルス列から成る直列デジタル信号を並
   列デジタル信号に変換する直列／並列変換手段と、この
   直列／並列変換手段によって得られた並列デジタル信号
   の中から所定のビット配列によって定義されたキャラク
   タコード信号の有無を判定し該キャラクタコードを検出
   した時に一致信号を出力するキャラクタコード信号検出
   手段と、上記一致信号が入力された時点で上記キャラク
   タコード信号を一時的に苔える一時記憶手段と、上記一
   致信号が入力される毎に上記一時記憶手段から上記キャ
   ラクタコード信号を読出し記憶してこれらのキャラクタ
   コード群が複数のキャラクタコードの所定の組合せと配
   列とによって予め定義された識別コードに該当するか否
   かの判定を行ない、この判定の結果上記識別コードの何
   れかに該当する場合にはその該当する識別コードの内容
   に対応した所定の処理を行ない、さらにこの処理内容の
   中にゲート信号の生成指令が含まれている場合にはその
   ゲート信号を出力するゲート信号生成手段と、前記一致
   信号を受け、前記ゲート信号生成手段における前記一致
   信号入力時点から前記ゲート信号出力時点までの最大時
   間よりも長い所定の遅延時間後に遅延化一致信号を出力
   する計時手段と、前記ゲート信号と前記遅延化一致信号
   とをともに受け該遅延化一致信号の入力時点と合せてゲ
   ート制御信号を出力するゲート信号制御手段とを備えた
   ことを特徴とする磁気記録再生装置におけるゲート信号
   制御装置。