JPH0284812A - デューティ比判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス信号のデユーティ比判別回路に関し、
特に周期が変動するパルス信号のデユティ比を判別でき
るデユーティ比判別回路に関する。

〔従来の技術〕

家電品のリモートコントロールやＶＴＲ装置のインデク
ス信号、バーコード等において、ディジタル値の表現に
パルス信号が用いられている。たとえばデューテ（比７
０％のパルス信号を“１″デユ一テイ比４０％のパルス
信号を“０”と決めておき、これら２種類のパルス信号
の組合せでデータを表現する。−例としてデータ１０１
１は第８図のパルス信号で表現する。

上述した方法で１．０のデータを表現する機器において
は、入力パルス信号のデユーティ比を判別する回路を内
蔵している。

一例トしてマイクロコンピュータで判別する場合を説明
する。

ここではパルス信号としてＶＴＲのインデクス信号を想
定する。ＶＴＲのインデクス信号は再生コントロール信
号（以下ＰＢＣＴＬ信号と記す）のデユーティ比を２種
類設定し、デユーティ比の違いにより１，０のデータを
表現する。ＰＢＣＴＬ信号は磁気テープの長手方向に記
録されており、ＶＴＲ再生時のサーボ制御に用いられる
信号である。

第９図は従来のデユーティ比判別回路を示している。こ
の回路はＶＴＲのインデクス信号を判別するためのもの
である。

まず各部の構成を説明する。

ＰＢＣＴＬ信号１はＶＴＲの再生コントロール信号であ
る。

ＣＰＵｌ０Ｉはプログラムに従ってシステム全体を制御
する中央処理装置である。またエツジ検出信号１１０に
より、割込み処理プログラムを起動する。

両エツジ検出回路１０２はＰＢＣＴＬ信号１を入力とし
、ＰＢＣＴＬ信号１の立上りエツジ又は立下りエツジを
検出したとき、ハイアクティブのエツジ検出信号１１０
を出力する。

カウンタ１０５はクロック信号１０６を入力とし、その
パルス数をカウントし、カウント信号１２０を出力する
。

クロック信号１０６は一定インターバルのパルス信号で
ある。

キャプチャレジスタ１０７はカウント信号１２０とエツ
ジ検出信号１１０を入力とし、エッジ検出信号１１０人
力時のカウント信号１２０をラッチする。またＣＰＵｌ
０Ｉがキャプチャレジスタ１０７の読出し処理を実行す
るとき、キャプチャ信号１２１をパスライン１０８に出
力する。

パスライン１０８はデータを転送するバスである。

次に第１０図のタイミングチャートを参照し動作を説明
する。

ＰＢＣＴＬ信号ｌの立上りエツジでエツジ検出信号１１
０が発生し、キャプチャレジスタ１０７はカウント信号
１２０をラッチする。このときのキャプチャ値をｎｌと
する。一方、エツジ検出信号１１０の発生によりＣＰＵ
ｌ０Ｉは割込み処理を開始する。ＣＰＵ　１０１は割込
み処理プログラムで、キャプチャ信号１２１を読み出し
ＣＰＵｌ０Ｉ内のレジスタに記憶する。従ってｎｌを記
憶することになる。。

その後側込み処理を終了する。

次にＰＢＣＴＬ信号ｌの立下りエツジでエツジ検出信号
１１０が発生し、キャプチャレジスタ１０７はカウント
信号１２０をう、チする。このときのキャプチャ値をｎ
２とする。エツジ検出信号１１０の発生によりＣＰＵ　
１０１は割込み処理を開始する。ＣＰＵｌ０Ｉは割込み
処理プログラムでＣＰＵ　１０１内のレジスタから前回
のキャプチャ値ｎ１を読み出し、今回のキャプチャ値ｎ
、との差 ｔ　ｒ　＝　ｎ　２　　ｎ　ｓ　　　・・・・・・（１
）を計算する。ｔｌはＰＢＣＴＬ信号１のノ１イレベル
区間のパルス幅を示している。一方ＰＢＣＴＬ信号１の
周期Ｔは３３［ｍｓｌで一定である。従ってＰＢＣＴＬ
信号１が信号“１″（デユーティ比７０％）であるか、
信号“０”　（デユーティ比４０％）であるかは、 の関係から判定することができる。ＣＰＵｌ０Ｉは式（
２）１式（３）のいずれが成立するかをプログラムで判
定した後、割込み処理を終了する。

以後、同様の処理を繰り返し、信号“１”又は信号“０
”を順次判定する。

〔発明が解決しようとする課題〕

上述した回路はＰＢＣＴＬ信号１０周期が３３［ｍｓ］
のとき（再生時）は問題ない。しかしＶＴＲのインデク
スサーチモードではテープを通常再生時より高速に走行
させるため、式（２）１式（３）が成立しなくなる。従
って上述した回路ではデユーティ比を判別できない。

すなわち従来のデユーティ比判別回路は、入力パルス信
号の周期が変化する場合はデユーティ比を判別できない
構成となっていた。

〔課題を解決するための手段〕

本発明のパルス信号のデユーティ比判定回路は、所定の
クロックをカウントするカウンタと、入力パルスのエツ
ジで前記カウンタの値をう、チするキャプチャレジスタ
とキャプチャ後に前記カウンタの値をクリアするクリア
手段と、比較値を記憶するコンペアレジスタと、前記カ
ウンタと前記コンペアレジスタの値を比較し一致した時
に一致信号を出力するコンパレータと、前記一致信号が
発生した時の前記入力パルスのレベルを記憶する記憶回
路と、前記キャプチャレジスタの値を読み取り所定の演
算を行い前記コンペアレジスタに比較値を設定する演算
回路とを有している。

すなわち、本発明に係るパルス信号のデユーティ比判別
回路は、パルス信号の周期を測定し、その周期に応じた
タイミングでパルス信号のレベルをラッチすることによ
りデユーティ比を判別する。したがって、パルス信号の
周期が変化してもデユーティ比を判別することができる
。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

まず各構成要素を説明する。

ＰＢＣＴＬ信号１はＶＴＲの再生コントロール信号であ
る。

ＣＰＵ２はプ四グラムに従ってシステム全体を制御する
中央処理装置である。またエツジ検出信号１３により、
割込み処理プログラムを起動する。

立上りエツジ検出回路１２はＰＢＣＴＬ信号１を入力と
し、ＰＢＣＴＬ信号１の立上りエツジを検出したとき、
ハイアクティブのエツジ検出信号１３を出力する。

デイレイ回路１４はエツジ検出信号１３を１クロツクだ
け遅延させてクリア手段１５として出力し、カウンタ１
６をクリアする。

カウンタ１６はクロック信号１７を入力とし、そのパル
ス数をカウントし、カウント信号４０を出力する。

クロック信号１７は一定インターバルのパルス信号であ
る。

キャプチャレジスタ１８はエツジ検出信号１３とカウン
ト信号４０を入力とし、エッジ検出信号１３人力時のカ
ウント信号４０をラッチする。またＣＰＵ２がキャプチ
ャレジスタ１８の読み出し処理を実行するとき、キャプ
チャ信号４１をパスライン２２に出力する。

コンペアレジスタ１９はＣＰＵ２がフンペアレジスタ１
９への書込み処理を実行するときパスライン２２上のデ
ータをラッチしコンベア信号４２を出力する。

フンパレータ２０はカウント信号４０とコンベア信号４
２を入力とし、両者を比較し、比較結果が真の場合はハ
イアクティブの一致信号２１を出力する。

パスライン２２は各種データを転送するバスである。

Ｄラッチ２３は一致信号２１とＰＢＣＴＬ信号１を入力
とし、一致信号２１を入力したときのＰＢＣＴＬ信号１
のレベルをラッチする。またＣＰＵ２がＤラッチ２３の
読み出し処理を実行するとき、Ｄラッチ２３のＱ出力を
デユーティ判別信号４３としてパスライン２２に出力す
る。

次に動作を説明する。

第２図はデユーティ比判別の原理を示している。

本発明においてはＰＢＣＴＬ信号のパルス幅を測定する
のではなく、特定の時刻におけるＰＢＣＴＬ信号のレベ
ルでデユーデイ比を判別する。レベルを判定する時刻は
ＰＢＣＴＬ信号の立上りからＰＢＣＴＬ信号の周期の５
５％だけ経過した時刻とする。

本例では信号“０”のデユーティ比４０％と、信号“１
″のデユーティ比７０％の中間の値である５５％を、レ
ベル判定の時刻としたが、４０％と７０％の間であれば
どこで判定してもよい（たとえば５０％でもよい）。ま
た信号“θ″、“１”のデユーティ比が本例と異なる場
合も、本例と同様に信号“Ｏ”のデユーティ比と信号“
１”のデユーティ比の間の値をレベル判定の時刻とすれ
ばよい。

たとえば信号“０”がデユーティ比５０％、信号“１°
９がデユーティ比９０％であれば、レベル判定の時刻を
７０％程度に設定する。

第３図は動作のタイミングチャートを示している。

ＰＢＣＴＬ信号１の立上りに同期してエツジ検出信号１
３が発生し、そのｌクロック後にクリア手段１５を出力
するのでカウンタ１６をクリアする。従ってカウンタ１
６はＰＢＣＴＬ信号１の立上りに同期してクリアされる
インターバルタイマとして動作する。

またＰＢＣＴＬ信号１の立上り時エツジ検出信号１３を
出力するのでキャプチャレジスタ１８はカウント信号４
０をラッチする。

このときカウンタ１６をクリアする直前の値をラッチす
るので、キャプチャレジスタ１８はＰＢＣＴＬ信号１の
周期に等しい値をう、チする。

一方、エツジ検出信号１３０発生によりＣＰＵ２は割込
み処理を開始する。割込み処理においてＣＰＴＪ　２は
ＰＢＣＴＬ信号１の周期の５５％に等しい値をコンペア
レジスタ１９に書き込む、具体的にはパスライン２２を
通してキャプチャ信号４１を読み出し、０．５５を乗じ
て、パスライン２２を通してコンペアレジスタ１９に書
き込む。その後側込み処理を終了する。

ＰＢＣＴＬ信号１の立上りからＰＢＣＴＬ信号１の周期
の５５％のところでカウント信号４０がコンベア信号４
２と一致するのでコンパレータ２０は一致信号２１を出
力する。この゛ときＤう、チ２３はＰＢＣＴＬ信号ｌの
レベルをラッチする。従ってデユーティ比４０％の信号
“Ｏｎのときはロウレベル、デユーティ比７０％の信号
“１”の゛ときはハイレベルをラッチすることになる。

ＣＰＵ２はパスライン２２を通してデユーティ比判別信
号４３を読み込むだけで、デユーティ比を判別すること
ができる。デユーティ比判別の為に演算をする必要はな
い。

以後同様の処理を繰り返し、信号“０″又は信号“１″
を順次判別する。

上述したデユーティ比判別回路はＰＢＣＴＬ信号１の周
期が変動しても正常に動作する。

第４図はＰＢＣＴＬ信号１の周期がしだいに小さくなる
場合のタイミングチャートである。本発明では周期の変
化に伴ってデユーティ比判別タイミングも変化するので
、ＰＢＣＴＬ信号１０周期の大小にかかわりなくデユー
ティ比を判別することができる。このときたとえば周期
２におけるデユーティ比判別は正確には周期２　ｘ　Ｏ
，５５のタイミングで行う必要があるが、実際には周期
１×０．５５のタイミングで行うことになる。実用上は
ＶＴＲのテープ速度が瞬時に加減速することはないので
、しばらくの間、周期ＩＸ０．５５のタイミングで判定
しても問題ない。第５図はＰＢＣＴＬ信号ｌの周期かも
との周期より長い場合（■）。

短い場合（■）、デユーティ比が不正確な場合（■）の
それぞれにおいて、正しくデユーティ比が判別できるこ
とを示している。第５図■、■に示すように、もとの周
期の０．７９倍から１．３７倍まではデユーティ比の判
別が可能である。

ここではデユーティ比判別タイミングを毎回更新する例
を述べたが、ＰＢＣＴＬ信号１の周期変動はゆるやかで
あるので、デユーティ比判別タイミングの更新処理回数
を減らしてもよい。本発明においてはＣＰＵ２の演算を
必要とするのは判別タイミングの更新処理だけであって
デユーティ比判別には演算は不要である。従って判別タ
イミングの更新回数を減らせばＣＰＵ２の負担が非常に
小さくなる。

また信号“０″　　ｉ＋１−”のデユーティ比が本例と
異る場合にも、コンペアレジスタ１９に書キ込む値を変
更することにより対応できる。たとえばテープの逆転（
巻戻し）時には、信号″０″のデユーティ比は６０％、
信号″１”のデユーティ比は３０％になる。このときは
６０％と３０％の中間の値である４５％をフンペアレジ
スタ１９に書き込めばよい。

以上説明したように本発明のデユーティ比判別回路は、
入力パルス信号の周期に応じて判定タイミングを変化さ
せるため、入力パルス信号の周期が変動してもデユーテ
ィ比を判別することができる。また入力パルスのレベル
をラッチすることによりデユーティ比を判別するので、
デユーティ比判別のための演算が不要で、ソウトウエア
の負担が小さいという利点がある。

さらに入力パルス信号のデユーティ比を変更したときも
プログラムで対応できる利点もある。

第６図は本発明の他の実施例のブロック図である。シフ
トレジスタ３２．デユーティ比判別信号４４以外の構成
・動作は実施例１と同じであるから説明を省略する。

シフトレジスタ３２はＰＢＣＴＬ信号１と一致信号２１
を入力とし、一致信号２１人力時のＰＢＣＴＬ信号１０
レベルを最下位ビットに取り込む８ビツトのシフトレジ
スタである。ＣＰＵ２がシフトレジスタ３２の読み出し
処理を実行するとき、シフトレジスタ３２の保持データ
をデユーティ比判別信号として出力する。

次に動作を説明する。デユーティ比判別動作と判定タイ
ミング更新処理は実施例１と同一であるから説明を省略
する０本実施例においてはデユーティ比の判別結果なり
ラッチではなく８ビツトシフトレジスタ３２にとりこむ
。従ってデユーティ比判別信号４４を毎回ＣＰＵ２に読
み込む必要はなく、８周期に１回読み込めばよい。イン
デクス信号は信号“０″と信号“１”を組合せたコード
で表現するので、８周期ごとにしか読まないことによっ
てインデクス信号を検出し損ねることはない。インデク
ス信号のフードが１０１００１０１である場合の例を第
７図に示す。

本実施例においてはデユーティ比判別結果をシフトレジ
スタにとりこむようにしたことによって、判別結果を読
み込むソフトウェア処理を少くすることができる。

〔発明の効果〕

以上説明したように本発明はパルス信号の周期に応じた
判定タイミングでパルス信号のレベルをラッチすること
によりデユーティ比を判別する。

従ってパルス信号の周期が変化してもデユーティ比を判
別することができる効果がある。またデユーティ比判別
のためにソフトウェア処理を必要としないという効果も
ある。

さらにデユーティ比を変更した場合もプログラムで対応
できるため、テープの逆転などのときもデユーティ比を
判別できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本実
施例のデユーティ比判別原理図、第３図は本実施例の動
作タイミングチャート、第４図は本実施例において入力
パルス信号の周期が変化する場合の動作タイミングチャ
ート、第５図は本実施例において入力パルス信号の周期
が変化する場合のデユーティ比判定を示す図、第６図は
本発明の他の実施例のブロック図、第７図は本発明の第
６図実施例におけるデユーティ比判別結果保持を示す図
、第８図はパルス信号によるデータ列を示す図、第９図
は従来例のブロック図、第１０図は従来例の動作タイミ
ングチャートである。 １・・・・・・ＰＢＣＴＬ信号、２・・・・・・ＣＰＵ
、１２・・・・・・立上りエツジ検出回路、１３・・・
・・・エツジ検出信号、１４・・・・・・デイレイ回路
、１５・・・・・・クリア手段、１６・・・・・・カウ
ンタ、１７・・・・・・クロック信号、１８・・・・・
・キャプチャレジスタ、１９・・・・・・コンペアレジ
スタ、２０・・・・・・コンパレータ、２１・・・・・
・一致信号、２２・・・・・・パスライン、２３・・・
・・・Ｄラッチ、３２・・・・・・シフトレジスタ、４
０・・・・・・カウント値、４１・・・・・・キャプチ
ャ値、４２・・・・・・コンベア値、４３・・・・・・
デユーティ比判別値、４４・・・・・・デユーティ比判
別値、１０２・・・・・・両エツジ検出回路、１０５・
・・・・・カウンタ、１０６・・・・・・クロック信号
、１０７・・・・・・キャプチャレジスタ、１０８・・
・・・・パスライン、１０９・・・・・・ＣＰＵ、１１
０・・・・・・エツジ検出信号、１２０・・・・・・カ
ウント値、１２１・・・・・・キャプチャ値。 代理人　弁理士　　内　原　　　晋 第 囚

Claims (1)

【特許請求の範囲】
1. 所定のクロックをカウントするカウンタと、入力パルス
   のエッジで前記カウンタの値をラッチするキャプチャレ
   ジスタと、キャプチャ後に前記カウンタの値をクリアす
   るクリア手段と、比較値を記憶するコンペアレジスタと
   、前記カウンタと前記コンペアレジスタの値を比較して
   一致した時に一致信号を出力するコンパレータと、前記
   一致信号が発生した時の前記入力パルスのレベルを記憶
   する記憶回路と、前記キャプチャレジスタの値を読み取
   り所定の演算を行い前記コンペアレジスタに比較値を設
   定する演算回路とを有するデューティ比判別回路。