JPS6356583B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は一般に自動観察検査システム
（machine vision system）に係り、特に、この
自動観察検査システムに使用される実時間データ
修正装置及び方法に係る。 ２次元又は３次元物品を自動的に検査するよう
な工業用の自動検査機として“マシンビジヨン”
を利用することに関して相当の開発研究が行なわ
れている。一般に、現在入手できる自動観察検査
システムは、ビデオカメラからのグレイスケール
のピクセルデータ流を２進データ流に変換し、そ
して１フレームの２進ビデオ（像）データを像バ
ツフアに記憶するように作動する。次いで、この
記憶された２進像は、像処理システムにおいて、
通常は先ずデータ圧縮のために継続長さに基くエ
ンコード個処理を受け、次いでこの継続長さに基
いてエンコード化されたデータをハードウエア又
はソフトウエア処理装置で複数の像解析アルゴリ
ズムに従つて処理することによつて像が処理され
る。この像処理段階は、像の本質的な特徴、例え
ば面積、境界、重心、像要素の数、像要素の位
置、大きさ、等々を取り出すのに用いられる。 予めプログラムされた自動部品検査作業を自動
観察検査システムで行なう際の速度は、処理され
ねばならない像データの複雑さと、部品の良否を
統計学的に確実に判断するように比較を行なう目
的で像データから取り出すねばならない像特徴の
個数とによつて大きく左右される。構造の複雑な
部品の検査に自動観察検査システムを使用した場
合には像処理時間が長くかゝるので、このような
使用は市場性という点で魅力的なものでないこと
が多い。又、例えば部品の検査や部品の方向づけ
を行なうロボツトマニピユレータの手足を目で見
てサーボ制御するような別の使用目的に自動観察
検査システムを利用することも考えられるが、複
雑なシーンの分析に長い像処理時間を必要とする
ことがその実現化の妨げとなつている。 そこで、本発明の主たる目的は、改良された自
動観察検査システムを提供することである。 本発明の別の目的は、自動観察検査システムの
像データを改善する実時間のデータ修正装置及び
方法を提供することである。 本発明の更に別の目的は、自動観察検査システ
ムに任意の形状及び複雑さのデータ受け容れ窓を
確立する実時間データ修正装置及び方法を提供す
ることである。 本発明の更に別の目的は、自動部品検査用の自
動観察検査システムの像データ処理時間を短縮す
る実時間データ修正装置及び方法を提供すること
である。 本発明の１つの特徴によれば、観察されるシー
ンに対して予め選択された関係を有する画素即ち
ピクセルの配列体に対応する直列像データ流を形
成しそしてこの像データ流に付随する個々のフオ
ーマツト信号流を形成するような像形成手段を備
えた像データ処理システムにおいて上記の目的が
達成される。像データ修正手段も設けられてお
り、この手段は、上記の像データ流及びこれに付
随するフオーマツト信号流を同期をとつて個々に
遅延するような多段デジタル遅延手段を備えてい
る。上記の像データ修正手段は、更に、遅延手段
に接続された機能プロセツサ手段も備えており、
この機能プロセツサ手段は、遅延手段の少なくと
も１つの段から像データ流の少なくとも１部分を
取り出し、この取り出された像データ流の１部分
を予め選択されたアルゴリズム機能に基いて処理
して、修正された像データ流を形成し、そしてこ
の修正された像データ流を遅延手段の次の段に再
挿入する。像データ修正手段の出力には、上記の
修正された像データ流を利用する像利用手段が設
けられている。 像データ修正手段の機能プロセツサ手段は、１
実施例においては、上記の取り出された像データ
流を受ける機能プロセツサを備えており、このプ
ロセツサは予め選択されたアルゴリズムに基いて
このデータ流と少なくとも第２のデータ流とを処
理して、修正された像データ流を形成する。更
に、機能プロセツサ手段は、像データ流と同期し
て機能プロセツサへ修正子データ流を供給する修
正子データソースも備えている。 像データワードの１つに各々関連した複数個の
予め選択された修正子データワードを記憶するメ
モリ手段と、このメモリ手段から修正子データワ
ードを読み出しそしてそれに関連したビデオデー
タワードの到来と同期して機能プロセツサへ修正
子データワードを与える手段とを備えた修正子デ
ータソースを用いることにより、像ピクセルに各
各対応するビツト長さｎの次々のデータワードよ
り成る像データ流を像形成手段が形成するような
システムに本発明装置を適用することができる。
ビツト長さｎ＝１、即ち２進（自黒）像データ流
の場合には、修正子データソースを形成するメモ
リ手段はランダムアクセスメモリを備え、修正子
データビツトを読み出して機能プロセツサへ与え
る手段は、修正子データワードを受け取つて記憶
するようにメモリ手段に接続されたバツフア記憶
手段と、このバツフア記憶手段に接続されていて
ここから修正子データワードを受け取りそして修
正子データワードの次々のビツトを１回に１つづ
つ機能プロセツサへ送るようなシフトレジスタと
を備えている。メモリからバツフア記憶手段へワ
ードを読み出すようにメモリをアドレスするアド
レス回路手段も設けられている。フオーマツト信
号流から少なくとも１つのフオーマツト信号を受
け、機能プロセツサに与えられる像データ流の対
応ビツトと同期して次々の修正子データビツトを
機能プロセツサに与えるようにアドレス回路手
段、バツフアレジスタ手段及びシフトレジスタ手
段を制御する制御回路手段も設けられている。 像データワードのビツト長さｎが２以上である
ようなシステムに適用された時には、次のｎ及び
ｍビツトワードより成る第１及び第２のデータ流
を処理する機能プロセツサが用いられる。この場
合、メモリ手段は、修正子データ流の各々のｍビ
ツト修正子データワードの１ビツトを各々記憶す
るｍ個のランダムアクセスメモリ手段を備えてい
る。従つて、修正子データワードを読み出して与
える手段は、各々のランダムアクセスメモリ手段
に接続されていてここからの修正子データワード
を受け取つて記憶する個々のバツフア記憶手段
と、各々のバツフア記憶手段に接続されていてこ
こからの修正子データワードを受け取つてこのワ
ードの次々のビツトを１度に１つづつ機能プロセ
ツサへ送るような個々のシフトレジスタとを備え
ている。各々のメモリと同時にアドレスしてメモ
リからそれに関連したバツフア記憶手段へワード
を読み出すアドレス回路手段が設けられていると
共に、少なくとも１つのフオーマツト信号を受け
取り、像データ流の対応データワードと同期して
機能プロセツサへ次々の修正子データワードを与
えるようにアドレス回路手段、各々のバツフアレ
ジスタ手段及び各々のシフトレジスタ手段を制御
する制御回路手段も設けられている。 本発明の１つの特徴によれば、機能プロセツサ
は１機能のプロセツサであるか、或いは複数個の
選択可能なアルゴリズムの１つに基いて像データ
流及び修正子データ流を処理するプログラム式の
機能プロセツサである。本システムは、更に、プ
ログラム式の機能レジスタによつて実行されるア
ルゴリズムの１つを選択する機能選択手段も備え
ている。 本発明に用いられるメモリ手段は、ビデオ
（像）データ流の各ピクセルに対応する修正子デ
ータを各各有した複数個の修正子メモリデータ平
面を含む。この場合、アドレス回路手段は、メモ
リ手段から読み出されて機能プロセツサへ与えら
れるべき修正子メモリデータ平面の１つを選択す
るように少なくとも１つの選択可能なメモリアド
レスビツトをメモリ手段へ供給する少なくとも１
つのセツト可能なメモリレベルレジスタを備えて
いる。 本発明の別の特徴によれば、ピクセルの配列体
より成る直列像データ流及びこれに付随する個々
のフオーマツト信号流を実時間で処理する方法に
おいて上記の目的が達成される。この方法は、像
データ流及びフオーマツト信号流を複数個の段に
おいて同期をとつて個々に遅延するという段階を
含む。これらのデジタル遅延段の少なくとも１つ
から像データ流の少なくとも１部分が取り出さ
れ、この取り出された像データ流は予め選択され
たアルゴリズム機能に基いて処理され、修正され
た像データ流が形成される。その後、この修正さ
れた像データ流は、それに関連した遅延されたフ
オーマツト信号と並列に且つこれと同期をとつて
データ信号路へ再挿入される。 本発明の別の特徴によれば、像データ流及びこ
れに付随するフオーマツト信号流を多数の段にお
いて同期をとつて個々に遅延し、その後、これら
遅延段の少なくとも１つから像データ流の少なく
とも１部分を取り出すようにして直列像データを
実時間処理する方法が提供される。然し乍ら、こ
の方法は、像データ流と時間的に同期して修正子
データ流を取り出し、次いで、この取り出された
像データ流を修正子像データ流を予め選択された
アルゴリズム機能に基いて処理し、修正された像
データ流を形成することを含む。その後、この修
正された像データ流は、それに関連した遅延され
たフオーマツト信号と並列に且つこれと同期をと
つてデータ信号路へ再挿入される。 本発明の効果は、一般に、実時間で像データを
修正して、多数の観点の１つにおいて像データを
改善できることである。２進ビデオデータを使用
していて物体検査装置に使用される自動観察検査
システムにおいては、検査される物体に関するそ
れまでの知識及びその特徴に基いたビデオデータ
を著しく簡単化するように本発明の像データ修正
の考え方を用いることができる。例えば、検査作
業にとつて重要ではないような不規則形状の複雑
な像領域は、本発明を用いると、窓によつて像デ
ータから除去される。これにより、像処理システ
ムは窓によつて除去された複雑な像領域を“調
査”ひいては分析しなくてもよいので、像処理速
度が実質的に増加される。像処理時間が増すこと
は即ち全検査作業の処理能力の増加につながる。
例えば、びんやボルトにおけるラベルの有無やそ
の整列状態の適否を検知することに関する検査作
業においては、ラベル内の文字が像全体の中の複
雑な部分を占め、この複雑な部分の処理に相当な
時間がかゝる。然し乍ら、文字は検査作業にとつ
て重要ではない。本発明は、ラベルがもしあれば
その輪郭のみを像データとして処理するようにラ
ベルの文字領域を窓によつて除去することができ
る。これは像処理速度を大巾に高くし、従つて各
物体の検査に要する時間を大巾に短縮する。 別の検査を行なう場合には、部品の個々の特徴
の位置が特定の裕度ゾーン内にあるかどうかを決
定することが必要である。本発明の装置及び方法
を用いると、物体の特徴に対して許容できる幾何
学的な裕度ゾーンを表わす裕度マスクを記憶こと
ことができる。この記憶されたマスクデータの反
転データと論理積をとることによつてビデオ像デ
ータを機能的に論理処理すると、この記憶された
マスクデータの裕度ゾーンに入らないようなビデ
オデータのピクセルを除く空白像領域が形成され
る。この解決策では、複雑な像処理を行なわずに
良／否規準に対して部品を検査することができ
る。又、この解決策では、修正されたビデオデー
タ流が黒ピクセルに対応する。実質的な数の論理
１データビツトを含むかどうかに基いて、観察さ
れる部品の良否を単に決めることもできる。２進
論理値１及び０を黒又は白のピクセスに関係づ
け、即ち１が黒ピクセル又は白ピクセルに等しい
とするいかなる規定を用いてもよいことを理解さ
れたい。 又、本発明は、正常の物体の像に比較的厳密に
匹敵するかどうかについて、比較的複雑な固定物
体を検査する場合にも、便利に利用できる。この
場合、実時間の機能処理に用いられる修正子メモ
リ面は正常の物体の像である。機能プロセツサに
XOR機能を用いると、修正されたビデオデータ
流はビデオデータビツトの論理値とこれに対応す
る修正子データビツトの論理値とに差があるとこ
ろだけ黒のピクセルを含むことになる。この修正
されたビデオデータの像は、差のレベルがその部
品を不良品とするに充分なものであるかどうかを
決定するように素早く分析することができる。 本発明の特定の適用例を以下に詳細に説明す
る。一般に、本発明の装置及び方法は現存の自動
観察検査システムの技術を実質的に拡張するもの
であると共に、市場性という点で魅力のある種々
のシステムの適用範囲を広げるものと考えられ
る。像処理速度の改善により検査の処理能力が高
まり、これは自動観察検査システムを自動部品検
査に適用した場合の投資／利益比において大きな
要因となる。更に、本発明の一般的な考え方によ
り、グレイスケールの像データ処理の自動観察検
査システム適用が早められる。ビデオデータビツ
ト速度でグレイスケールデータの修正を何回も行
なうことができ、従つて、グレイスケール像に対
して実質的なビデオデータの改善が得られる。 本発明のその他の目的、特徴及び効果は、添付
図面を参照した以下の詳細な説明より明らかとな
ろう。 さて第１図には、本発明による像データ修正装
置を自動観察検査システム内に一般的に配置した
ところが示されている。図示されたように、像デ
ータ修正装置１５は自動観察検基システム１０の
カメラインターフエイス回路１３と、像バツフア
１６との間に配置される。第１図に示された自動
観察検査システム１０の全構造体は、カリフオル
ニア州、パロ アルトのMachine Intelligence
Corporationから入手できるVS−100Machine
Vision Systemに用いられた特定の構造体であ
る。然し乍ら、本発明の像データ修正装置は実質
上いかなる自動観察検査システムにも適用できる
と共に、ビデオデータ出力及び個々のフオーマツ
ト信号出力を有するカメラインターフエイスと、
自動観察検査システムに設けられた像バツフア又
は像記憶手段との間に一般的に配置されることを
理解されたい。第１図に示されたように、１台以
上のTVカメラ１１及び１２がカメラインターフ
エイス回路１３に接続される。カメラインターフ
エイス回路１３の主たる機能は、利用さるべき１
台のカメラからのデータを選択しそしてこの選択
されたカメラに対応するフオーマツト及びビデオ
データを出力バス２２に出力することである。
VS−100システムにおいては、カメラインターフ
エイス回路がグレイスケールデータを２進ビデオ
データ流に変換しそしてこれを出力バス２２の信
号ラインの１つを経て像データ修正装置１５へ出
力する。 然し乍ら、本発明の像データ修正装置は、グレ
イスケールの像処理を行なうであろう将来の自動
観察検査システムにも利用できることを理解され
たい。この形式のシステムにおいては、カメライ
ンターフエイス回路１３の出力が、像データの各
ピクセルごとに多ビツトワードを構成する。本発
明は、２進ビデオデータシステム及びグレイスケ
ールビデオデータシステムの両方と、その各々の
場合に用いられる像データ修正装置の構造及び機
能とについて一般的に説明する。 像データ修正装置１５は、これに送られるフオ
ーマツト信号情報とビデオデータ流とに対して別
別に作動する。一般に、以下で詳細に述べるよう
に、像データ修正装置によつて受信されたフオー
マツト信号は種々のデジタル遅延段を介して遅延
され、所定の時間だけ遅延される以外は何の変更
も受けずに像データ修正装置の出力に現われる。
像データ修正装置へのビデオデータ入力も、遅延
されたフオーマツト信号と同期をとるために１つ
以上のデジタル遅延段を介して送られるが、ビデ
オデータは所定の機能に基いて１度に１ピクセル
づつデータを操作する目的でデジタル遅延段の１
つ以上の位置から取り出され、修正されたビデオ
データ流が形成される。この修正されたビデオデ
ータ流は、データ修正回路内の多段デジタル遅延
構成体を経て送られる信号のデジタル遅延路へ再
挿入される。この再挿入は、修正されたビデオデ
ータ流がそれに関連する遅延されたフオーマツト
信号と並列に且つこれと同期して像データ修正装
置１５から出力されるように、適当な遅延段にお
いて行なわれる。 像データ修正装置１５からバス２３へ送られた
出力信号は像バツフア回路１６へ送られ、ここで
上記の修正された像データが１つ以上のバツフア
メモリ構成体に記憶される。像データ修正装置１
５へ入力されたビデオデータ流に対して多数の並
列又は直列のデータ修正機能を行なつたり、２つ
以上の修正されたビデオデータ流が像データ修正
装置１５から出力されて個別の像バツフアに記憶
されたりすることも本発明の範囲内である。修正
された像データが像バツフア１６に記憶された後
は、この記憶された像データが出力バス構成体２
４を経て像処理装置１７へ読み込まれる。一般
に、像処理装置１７は、先ず初めに、継続長さに
基くエンコード化のような或る形式のデータ圧縮
技術によつて像データを処理し、次いで、このエ
ンコード化されたデータは複数個の像分析アルゴ
リズムに基いてハードウエア、ソフトウエア、又
はハードウエア兼ソフトウエアの処理装置で処理
され、像の本質的な特徴が抽出される。以下に述
べるように、或る場合には、像バツフア１６から
取り出されたデータに適用される像処理アルゴリ
ズムは、本発明の装置を物体の検査に適用した時
にその良否の判断を得るように非常にすばやく処
理できるような非常に簡単なアルゴリズムであ
る。又、或る場合には、修正された像を像バツフ
アに記憶することを省略し、修正されたビデオデ
ータが到来する時にこのデータを処理することも
できる。 第１図に示されたように、カメラインターフエ
イス回路１３、像バツフア１６、像処理装置１
７、及び像表示兼使用者インターフエイス回路１
８はカメラインターフエイス兼ビデオ像制御バス
１９によつて接続される。一般に、この制御バス
は、相互接続された回路の多数の作動を制御する
ようにビデオ像情報及び制御信号を送るのに用い
られる。例えば、このバスは、アナログビデオデ
ータ及び記憶されたデジタルビデオデータをビデ
オモニタ１４へ送る作動を制御する。像表示兼使
用者インターフエイス回路１８は、一般に、像処
理装置１７へ送られる遅延された像入力及び使用
者が選択した入力に対し、データ、アドレス及び
制御バス２１を介して使用者による制御を実行す
ることのできる種々の解決手段の１つを表わして
いる。データ、アドレス及び制御バス２１は、像
処理装置１７と像データ修正装置１５との間の両
方向通信を果たす。以下で明らかとなるように、
本発明の或る簡単化された態様においては、この
通信が不要である。 第２図は本発明による像データ修正装置の１実
施例の機能回路ブロツク図である。個々の入力バ
ス１０１及び１０２はカメラインターフエイス回
路からのフオーマツト信号及びビデオデータ信号
を各々供給する。これら２本の個々のバスを経て
送られる信号はデジタルバツフア兼同期回路１１
０によつて受信され、該回路はこれらの信号をデ
ジタル遅延型記憶手段に個々に緩衝記憶する。出
力バス１１１は遅延されたフオーマツト信号をデ
ジタル遅延回路１２０へ送り、ここでフオーマツ
ト信号は所定時間だけ再び遅延されて出力バス１
２１へ送られる。 遅延されたビデオデータ信号はデジタルバツフ
ア兼同期回路１１０の出力からバス１１２に現わ
れ、そして修正子機能論理回路１３０へ送られ
る。この修正子機能プロセツサ回路１３０からバ
ス１３１に送られる出力は修正されたビデオデー
タ流を表わしており、これはデジタルバツフア兼
同期回路１４０によつて受信される。このデジタ
ルバツフア兼同期回路１４０は、バス１２１の遅
延されたフオーマツト信号と、バス１３１の修正
されたビデオデータ信号とを個々に遅延し且つこ
れら信号の同期をとる。出力バス１４１の信号は
遅延されたフオーマツト信号でありそして出力バ
ス１４２の信号は遅延され修正されたビデオデー
タ信号である。デジタル遅延回路１２０は、修正
子機能プロセツサ１３０がビデオデータに対して
その作動を行なうのに要する時間と実質的に同じ
時間だけフオーマツト信号を遅延させる。従つ
て、バス１２１の遅延されたフオーマツト信号及
びバス１３１の修正されたビデオデータ信号は互
いに実質的に同期される。デジタルバツフア兼同
期回路１４０は、バス１４１の遅延されたフオー
マツト信号と、バス１４２の修正されたビデオデ
ータ信号とが同期されて像バツフアへ入力される
ことを更に確保するように作動する。 修正子機能プロセツサ１３０は、バス１１２の
遅延されたビデオデータと、修正子メモリ１５０
からバス１５１を経て送られる修正子データ出力
とに対して作動する。修正子メモリ１５０から修
正子機能プロセツサ１３０へのデータ供給を制御
するため、メモリアドレス兼制御回路１６０が設
けられている。このメモリアドレス兼制御回路１
６０は、バス１６１を経てフイードバツクされる
遅延されたフオーマツト信号を用いて、修正子メ
モリ１５０のアドレス作動を制御し、修正子機能
論理回路１３０へ送られる修正子メモリのデータ
が、その時修正子機能プロセツサ１３０へ送られ
る当該像データピクセルに対応するようにする。
修正子メモリ１５０及びメモリアドレス兼制御回
路１６０は、バス１１２の遅延されたビデオデー
タ信号と同期して機能回路１３０へ対応修正子デ
ータを入力するデータソースを構成する。 第２図は、専用の自動観察検査作業に適した固
定データ構成となるように修正子メモリ１５０に
予め書き込みするような本発明による像データ修
正装置の簡単な態様を示している。この場合、修
正子メモリ１５０は修正子データ構成体内蔵のリ
ードオンリメモリ（ROM）である。或いは又、
修正子メモリ１５０は、色々な自動観察検査作業
に適した形態にデータ構成体を変えられるような
プログラム可能なROMでもよい。 第３図は、プログラム可能なデータ、アドレス
及び制御Ｉ／Ｏ回路２８０により像処理コンピユ
ータシステムの中央処理ユニツト（CPU）によ
つて制御される修正子メモリ読み取り・書き込み
構成体を含み、プログラム可能な機能プロセツサ
２３０を用いた本発明の更に複雑な実施例を示し
ている。この実施例において、デジタルバツフア
兼同期回路２１０、デジタル表示回路２２０、及
びデジタルバツフア兼同期回路２４０は第２図実
施例の対応回路と実質的に同様に働く。従つて、
ここではこれら回路の作動を再び説明する必要が
なかろう。 第３図に示された装置は、メモリ読み取り・書
き込みレジスタ兼論理回路２７０を備えており、
これにより像処理システムのCPUは新たなデー
タを修正子メモリ２５０へ書き込みできると共
に、修正子メモリ２８０からデータを読み取つて
そこに記憶されたデータ構成を照合することがで
きる。更に、CPUは、プログラム可能なＩ／Ｏ
ポート２８０からバス２８２を経てロードされる
状態レジスタ２９０から状態レジスタ制御バスを
経て送られる機能制御信号により、プログラム可
能な機能プロセツサ２３０で実行さるべき機能の
選択を制御することができる。状態レジスタ２９
０を用いると、プログラム可能な機能プロセツサ
２３０で実行さるべき機能に対する複雑な制御、
並びにメモリ２５０内の多数の修正子メモリ平面
の中の作動平面に対する制御を行なうことができ
る。又、メモリ２５０が機能プロセツサ２３０の
データ要求に応じていない間にメモリ２５０内の
１つ以上のメモリ平面からのデータの読み取り及
びそこへの書き込みを時分割CPU制御によつて
行なうこともできる。この複雑な装置の実施例は
第８図ないし第１４図に示されており、これにつ
いては以下で詳細に述べる。 第３図に示されたように、プログラム可能な機
能プロセツサ２３０は、入力バス２１２からのビ
デオデータを複数の機能に基いて処理し、そして
２つ以上の個々の修正済みデータ流を並列出力バ
ス、例えばバス２３１及び２３２に出力する。こ
の場合、バツフア兼同期回路２４０は修正済みデ
ータ流の各々に対してデジタル遅延回路の能力を
有していなければならず、それに対応して少なく
とも２つの修正済みビデオデータ出力バス２４２
及び２４３を有する。ビデオデータ流を多数の機
能に基いて並列に処理することに加えて、本発明
の装置は、元のビデオデータ流が先ず初めに１つ
の機能に基いて修正され次いでこの修正された出
力ビデオデータ流が１つ以上の更に別の機能プロ
セツサへ送られて更にデータが修正されるような
機能プロセツサのタンデム構成体に容易に適用で
きることが明らかであろう。このような機能プロ
セツサのタンデム構成体は、第３図に示された回
路の中で各々の機能プロセツサを支持するのに必
要な部分を複数個設けることによつて得ることが
できる。 第４図は、修正子メモリがランダムアクセスメ
モリでありそして修正子機能プロセツサ２３３が
２進ビデオデータに対して作動する場合に修正子
メモリをアドレス及び制御する１つのやり方を示
している。第４図に示された構成体は、修正子メ
モリ２５２からのデータを１度に１ワードづつバ
ツフアレジスタ２５３へ読み出すことを含む。バ
ツフアレジスタ２５３のデータ内容はシフトレジ
スタ２５４へロードされ、そしてシフトレジスタ
２５４は修正子データビツトを１度に１つづつデ
ータライン２５５を経て修正子機能プロセツサ２
３３へ与えるように制御される。メモリアドレス
回路２６２及び制御回路２６３は、修正子メモリ
２５２へ送られるメモリアドレスを変更し、その
メモリアドレスのデータをバツフアレジスタ２５
３へロードし、バツフアレジスタ２５３からのデ
ータをシフトレジスタ２５４へロードし、そして
シフトレジスタ２５４から修正子機能プロセツサ
２３３へ個々のデータビツトをシフトするという
制御シーケンスを果たすように働く。この制御作
動はバス２６１を経て受けたフオーマツト信号に
より同期され、修正子機能プロセツサ２３３へ送
られる修正子データビツトは、ライン１１２を経
て修正子機能プロセツサ２３３へ送られる当該ビ
デオデータビツトと同期してこの機能プロセツサ
に到達するようにされる。特定の制御回路及びメ
モリアドレス回路については第８図ないし第１４
図を参照して以下で詳細に説明する。 第５図は、個々のデータビツトをそれに対応す
るビデオデータビツトと同期して修正子機能プロ
セツサ２３３に送るように直列の修正子メモリ２
５５を用いた別の実施例を示している。本発明に
おいては、高速CCDメモリのような直列メモリ
を用いて、このメモリの出力を修正子機能プロセ
ツサへ直結することができる。制御回路２６４に
よつて直列メモリを制御する場合には、ライン２
６１を経てフイードバツクされるフオーマツト信
号を用いて直列メモリのビツトの読み出しをそれ
に対応する２進ビデオデータと同期させることが
一般に含まれる。第５図に示された直列メモリ及
び制御器の特定の実施例は普通の論理設計者に良
く知られたものであり、ここでは詳細に説明する
必要がなかろう。第３図に示された型式の全コン
ピユータ制御式読み取り・書き込みシステムに直
列メモリの考え方を組み込むことも普通の回路設
計者に良く知られている。然し乍ら、このように
実施する場合には、修正子データを修正子機能プ
ロセツサ２３０へ供給する際にメモリが占有され
ない時間中にCPUの下で直列メモリの書き込み
及び読み取りを行なわねばならないことが必要と
なる。 第６図は第４図に示された２進ビデオデータに
対する実施例をグレイスケールのビデオデータへ
と拡張したものを示している。第６図に示された
装置においては、個々のランダムアクセスメモリ
２５５と通信するバツフアレジスタ及びシフトレ
ジスタの構成体によつてｍビツトの修正子データ
が修正子機能プロセツサ２３４へ供給される。こ
の場合は、各々のランダムアクセスメモリの出力
ごとに１つづつのバツフアレジスタ２５６の並列
構成体が使用される。それに対応するシフトレジ
スタ２５７の配列体が設けられていて、ｍビツト
ワードの個々のビツトが修正子機能プロセツサ２
３４へシフトされる。メモリアドレス回路２６２
及び制御回路２６３は何ら変更する必要がない。
メモリアドレス及びその制御出力はメモリ、バツ
フアレジスタ及びシフトレジスタの並列構成体へ
共通に供給される。 第７図は本発明のグレイスケールビデオデータ
の実施例に直列メモリを用いたところを示してい
る。この場合は、複数個の直列メモリ２５５が用
いられ、その各々はｍビツトの修正子データワー
ドの１ビツトを修正子機能プロセツサ２３４へ送
る。この多ビツトグレイスケール実施例の制御回
路２６４は、第５図に示した単１ビツト実施例の
場合の制御回路と同じものである。修正子データ
ビツトのビツト数は各々のグレイスケールビデオ
データワードのビツト数と同じであるが、或る場
合には、これより少数又は多数の修正子データビ
ツトを用いるのが実際的である。 修正子機能プロセツサ２３４は、ビデオデータ
ワードの値と修正子データワードの値とを所定の
論理機能に基いて単に比較するだけであるような
静的な論理回路で構成されてもよいし、或いは送
られたビデオデータワード及び修正子データワー
ドに対して多数の演算作動の１つを実行できる複
雑な高速演算プロセツサで構成されてもよい。修
正子機能プロセツサが実行する機能の幾つかを以
下に挙げる。 １ ２つの入力ワードの加算 ２ 入力ワードの一方から他方の減算 ３ 入力ワードの一方による他方の除算 ４ 入力ワードの一方と他方の乗算 ５ 大きな値を有するワードの出力 ６ 小さな値を有するワードの出力 上記の機能１ないし４は、カメラにより観察さ
れるシーンの照明の非均一性又はカメラのセンサ
の応答の空間的な非均一性を補正するのに使用で
きる。又、これらの機能は２つの像の比較にも使
用できる。機能５及び６はグレイレベルのレンジ
を予め選択された像領域内に限定するのに使用で
きる。 更に、修正子機能プロセツサ２３４は、２つの
ビデオワードに対して簡単な比較作動を行なつ
て、一方の選択されたワードが他方よりも大きい
か小さいかをその値によつて指示する１つのデー
タビツト出力を形成してもよいし、或いは２つの
ワードが等しいか又は等しくないか又は規定数の
量的レベル内でほぼ等しいかどうかを単に指示す
る１つのデータビツト出力を形成してもよい。こ
れらの機能は、位置により変化するスレツシユホ
ールドを有する２進像を形成するのに使用できる
し、或いは２つの像を比較してその相違を捜すの
にも使用できる。要約すれば、２つの入力信号に
対していかなる演算又は論理機能も実行でき、本
発明においては、修正子機能プロセツサがビデオ
データ及び入力修正子データの周波数で作動でき
れば、いかなる演算又は論理機能も実行できる。 さて、第８図ないし第１４図を参照し、本発明
による像データ修正装置の１実施例を詳細に説明
する。先ず初めに第９図を説明すれば、この実施
例では、カメラインターフエイス回路から送られ
る２進ビデオデータ流及び４つの個々のフオーマ
ツト信号が処理されることが明らかであろう。４
つの個々のフオーマツト信号は、ビデオデータ有
効信号Ｖ Ｄ VLD Ｈ、フレーム（コマ）終了
信号EOF Ｈ、ライン（走査線）終了信号EOL
Ｈ、及びフレームスタート信号ODD FR Ｐ Ｈ
である。添付図面及びその説明全体を通じて、論
理信号の終りのＨは真の高信号レベルを指示する
のに用いられる。Ｈで終わらない信号は真の低信
号レベルを有するものとする。 第９図に示されたように、カメラインターフエ
イス回路からのビデオデータ信号Ｖ Ｄ Ｈ並び
に４つのフオーマツト信号は多段デジタル遅延構
成体３１０に送られる。Ｖ Ｄ Ｈ信号及び４つ
のフオーマツト信号は第１の遅延段３１１におい
て同期される。この第１の遅延段３１１の出力か
らは、遅延されたビデオデータ信号Ｖ Ｄ
P1Hが取り出され、この信号はプログラム可能
な関数発生器３２０へ送られる。この関数発生器
はこの実施例ではデジタルマルチプレクサ回路と
して実施された特定のプログラム可能な機能論理
構成体である。このプログラム可能な機能プロセ
ツサ構成体は以下で詳細に述べる。第１の遅延段
３１１からの４つのフオーマツト信号は第２の遅
延段３１２へ送られ、そしてここから第３の遅延
段３１３へ送られる。又、これらの遅延段３１
１，３１２及び３１３は、システムの他部分で使
用される幾つかの論理信号の遅延信号を形成する
のにも用いられることに注意されたい。これは単
に集積回路部品をそのまま使用するために行なわ
れるものであり、これらの遅延機能は遅延信号を
用いる論理回路に対して局所的に実行することが
できる。プログラム可能な関数発生器３２０の出
力の修正済みビデオデータ出力Ｖ Ｄ MOD
Ｈは、２つの遅延段を通過したフオーマツト信号
と同期されるように第３の遅延段３１３へ再挿入
される。この第３の遅延段３１３の出力は、同期
のとられたフオーマツト信号及び修正済みビデオ
データ信号を像バツフアに与える。 第１２図を説明すれば、２つのメモリ区分３５
１及び３５２の形態で実施された修正子メモリ３
５０が示されており、各メモリ区分は16K×１ビ
ツトメモリとして各々構成された８個の16Kビツ
トダイナミツクRAMを含んでいる。各区分の８
個のRAMの各々は８ビツトのデータを出力し、
RAM区分３５１からの出力はメモリデータライ
ンMDO−７でありそしてメモリ区分３５２から
の出力はメモリデータラインMD8−16である。
２つの個々のメモリデータバスMD0−７及び
MD8−16はバツフアレジスタ回路３４０の２個
の８ビツトバツフアレジスタに情報を送る。バツ
フアレジスタ３４０の16ビツト出力はバス３４１
を経てシフトレジスタ３３０へ送られる。 第８図を説明すれば、修正子メモリ３５０から
バツフアレジスタ３４０へデータを読み出すため
の修正子メモリ３５０のアドレス作動は、ピクセ
ルアドレス回路３６０において実行される。ピク
セルアドレス回路３６０はワードカウンタ３６４
と、ライン（走査線）カウンタとして働く１対の
カウンタ３６２及び３６３とを備えている。修正
子データを読み出すための最上位アドレスビツト
は、後述の状態レジスタ制御バスSRC BUSのＶ
MASK Ｏ及びＶ MASK1信号によつて与え
られる。又、第８図には制御論理回路３７０も示
されており、この回路はピクセルアドレス回路３
６０のアドレスカウンタのリセツト作動及び増加
を制御すると共に、シフトレジスタ３３０のロー
ド作動及びシフト作動も制御する。バツフアレジ
スタ３４０のメモリサイクル要求を与える更に別
の制御論理回路が、メモリサイクル要求フリツプ
−フロツプ構成体３９０の１部分として第１３図
に示されている。要求フリツプ−フロツプ構成体
３９０は、第１３図に示された全メモリサイクル
要求兼制御構成体の１部分である。この構成体
は、メモリ要求ラツチ兼優先順位エンコード回路
４１０、メモリサイクル選択デコード回路４２０
及びメモリシーケンサ回路４３０も備えている。 ピクセルアドレス回路３６０及び制御回路３７
０の作動は、回路の論理作動の時間シーケンスを
示した第１６図のタイミング図を参照することに
よつて最も良く理解できよう。第１６図に示され
た最初の３つの信号はカメラインターフエイス回
路から受け取られる４つのフオーマツト信号の中
の３つである。フレームスタート信号ODD FR
Ｐ P1 Ｈは１遅延段３１１を通過した後のフレ
ームスタート信号を表わしている。ライン終了信
号EOL P1Hも第１遅延段を通過した後のライン
終了信号を表わしている。ビデオデータクロツク
信号Ｖ Ｄ VLD Ｈは、タイミング図の第４行
目にＶ Ｄ Ｈと示されたビデオデータを伴なう
ピクセルクロツクを表わしている。各ピクセルデ
ータビツトの周期は約200ナノ秒であり、各遅延
段３１１，３１２及び３１３のデジタル遅延は約
50ナノ秒である。従つて、Ｖ Ｄ P1Hと示さ
れたタイミング図の第５行目の信号は、約50ナノ
秒即ちビツト周期の約1/4だけ遅延されたＶ Ｄ
Ｈ信号に相当する。同様に、Ｖ Ｄ P3Hと
示されたタイミング図の第６行目の信号は、約
150ナノ秒即ちビツト周期の3/4だけ遅延された第
３遅延段後のビデオデータを表わしている。その
次に示された信号は、第３の遅延段の後のビデオ
データ有効クロツクＶ Ｄ VLD P3である。然
し乍ら、これは第９図に示されたインバータ３１
４の出力における真の低レベルクロツクを表わし
ている。タイミング図の第８行目の信号Ｖ Ｄ
VLD P4Hは、第４の遅延段を通過した後の全部
で200ナノ秒遅延されたビデオデータ有効信号を
表わしている。以下で明らかとなるように、タイ
ミング図の第７行目及び第８行目の信号は互いに
論理積がとられ、第１の遅延段３１１からの各ビ
デオデータビツトの開始に先縁が一致するような
ビデオシフトクロツクが形成される。 第９図に示されたように、第１の遅延段３１１
の出力からのODD FR Ｐ P1H信号は、EOL
P1H信号と共に、ピクセル制御論理回路３７０
のゲート３７７への入力として供給される。時間
T1において、ODD FR Ｐ P1H信号は高レベ
ルとなり、ラインスタート信号LN ST Ｈを形成
する。又、ODD FR Ｐ P1H信号はゲート３８
０にも供給され、ラインカウンタ３６２のリセツ
ト信号を形成する。状態レジスタ回路（第１０
図）からの行クリヤ可能化信号ROW CLR ENB
Ｈはこの作動を行なえるように高レベルにセツト
されている。 ラインスタート信号LN ST Ｈはワードカウン
タ３６４をリセツトし、そしてこの信号は第１３
図のバツフアレジスタ要求フリツプ−フロツプ４
００にも供給されて、このフリツプ−フロツプを
セツトすると共に、バツフアレジスタ要求信号
BR REQを形成し、これはバツフアレジスタの
メモリ要求サイクルを開始させる。LN ST信号
はビデオスタートフリツプ−フロツプ３７９をセ
ツトし、第１６図に示されたＶ START Ｈ信
号を形成する。このＶ START Ｈ信号はゲー
ト３７６及びインバータ３８１を経て送られて、
シフトレジスタロード信号SR LDがシフトレジ
スタ３３０に与えられる。Ｖ START Ｈ信号
はゲート３７２にも送られて、このゲートがバツ
フアレジスタ実行遅延信号BR DN DLY Ｈに応
答できるようにし、この信号はバツフアレジスタ
要求メモリサイクルが完了した後に或る遅延間隔
をおいて現われる。Ｖ START信号はこの時に
ピクセルカウンタ３７５をリセツトする。 或る時点において、第１３図に示されたメモリ
サイクル制御回路は、この時どんなメモリサイク
ルが実行されていても、信号LN ST Ｈにより形
成されたバツフアレジスタ要求を完了させる。こ
の時には、メモリサイクルスタート信号Ｍ
CYC STが優先順位エンコード回路４１２の出
力に発生され、ゲート４１３への次のマスターク
ロツクパルスの際に、全てのメモリ要求がメモリ
要求ラツチ４１１へラツチされる。バツフアレジ
スタ要求には優先順位エンコード回路４１２にお
いて最も高い優先順位が与えられるので、バツフ
アレジスタ要求に応じるようにされると共にバツ
フアレジスタメモリサイクルが実行される。優先
順位エンコード回路４１２からのサイクル選択信
号はサイクル選択デコード回路４２１でデコード
されて、バツフアレジスタサイクル出力信号BR
CYCが発生され、これは第８図のピクセルアド
レス回路３６０のゲート３６５及び３６６へ送ら
れる。これにより、ゲート３６５及び３６６は、
第１３図のメモリシーケンサ回路４３０からメモ
リアドレスマルチプレクス信号が受信された時に
これに応答でき、ラインカウンタ３６２，３６３
及びワードカウンタ３６４からアドレスライン
MA0−６にアドレスビツトを出力させる。 Ｍ CYC ST優先順位エンコード回路４１２
からのメモリサイクルスタート信号は、第９図に
示された第２の遅延段３１２の50ナノ秒遅延段に
送られ、メモリシーケンサ４３０の作動を開始す
るメモリサイクル実行信号MEM CYC GO Ｈが
発生される。メモリシーケンサ４３０は或る時間
シーケンスで出力信号を発生する。第１の出力信
号はメモリ行アドレスストローブ信号Ｍ RAS
であり、これは第１２図の修正子メモリ３５０へ
送られ、第８図に示されたピクセルアドレス回路
３６０からの最初の７個のアドレスビツトを受け
入れるようにダイナミツクRAMに命令する。そ
の短時間後に、メモリアドレスマルチプレクス信
号が発生され、これはピクセルアドレス回路３６
０へ送られて、ワードカウンタ３６４の出力及び
ラインカウンタ３６３の下半分を作動可能にす
る。これらのカウンタはダイナミツクRAMに７
個のアドレスビツトを出力し、これらはRAMに
ラツチされる。その後、メモリアドレスマルチプ
レクス信号Ｍ Ａ MUXによつてラインカウン
タ３６２及び３６３並びに３状態駆動装置３６１
から上位７個のアドレス信号が読み出される時
に、メモリ列アドレス信号Ｍ CASが現われる。
修正子メモリ３５０内のダイナミツクRAMは、
両方のアドレス信号を受信すると、メモリデータ
バスMD0−７及びMD8−16を経てバツフアレジ
スタ３４０へ有効メモリデータを出力する。次い
で、メモリサイクルクリヤ信号Ｍ CYC CLR及
びメモリ優先順位可能化信号Ｍ PR ENBが現
われ、サイクル選択デコード回路４２２はバツフ
アレジスタ実行信号BR DNを出力することがで
きる。この信号BR DNは第９図の第１遅延段３
１１へ入力として供給されると共に、バツフアレ
ジスタ３４０へロード信号として供給される。従
つて、第１６図のタイミング図の時間T2におい
て、信号BR DNが現われた時に、修正子メモリ
３５０からの16本のデータ線路上のデータがバツ
フアレジスタ３４０へロードされる。又、信号
BR DNはバツフアレジスタ要求フリツプ−フロ
ツプ４００をリセツトすると共に、ワードカウン
タ３６４を増加して、ワード０と示された第１の
ワードがバツフアレジスタ３４０にロードされた
ことを指示する。 約50ナノ秒後に、時間T3において、バツフア
レジスタ実行遅延信号BR DN DLY Ｈが第１６
図に示されたように現われる。第９図の第２の遅
延段３１２の出力からのこの信号は、Ｖ
START Ｈ信号によつて作動可能にされている
ゲート３７２へ送られる。従つて、第１のビデオ
シフトクロツク信号Ｖ SHFT CLKが発生され
る。この信号Ｖ SHFT CLKはピクセルカウン
タ３７５のタイミングをとるが、Ｖ START信
号がこのカウンタをリセツト状態に保持している
のでこのカウンタに対しての何の作用も与えな
い。又、Ｖ SHFT CLK信号はシフトレジスタ
３３０にも送られて、バツフアレジスタ３４０か
らの16ビツトデータワードをロードさせる。又、
Ｖ SHFT CLKは第１３図のバツフアレジスタ
要求フリツプ−フロツプ４００にも送られる。
SR LD Ｈ信号は真であるから、Ｖ SHFT
CLK信号はバツフアレジスタ要求フリツプ−フ
ロツプをセツトし、第２のバツフアレジスタ要求
サイクルを開始させる。かくて、第２のバツフア
レジスタ要求メモリサイクルが実行され、時間
T4に第２のBR DN信号が発生され、これは修正
子メモリの第２ワードをバツフアレジスタ３４０
へロードさせ、バツフアレジスタフリツプ−フロ
ツプ４００をリセツトし、そしてワードカウンタ
３６４を増加させて、第２ワード即ちワード１が
バツフアレジスタ３４０に記憶されたことを指示
する。又、時間T3において、Ｖ SHFT CLK信
号はビデオスタートフリツプ−フロツプ３７９を
リセツトする。従つて、時間T4の短時間後に、
BR DN DLY Ｈ信号が現われた時には、第２の
ビデオシフトクロツク信号は発生されない。 時間T5において、第１の遅延段３１１の出力
には第１のビデオデータビツトが現われる。関数
発生器３２０はシフトレジスタ３３０からの第１
ビツト出力に基いてこの第１データビツトに対し
て作動する。説明の明瞭化のため、Ｖ Ｄ
MOD P3H信号は、Ｖ Ｄ P1Hを非修正で遅
延させたものとして示されている。 時間T6において、Ｖ Ｄ VLD P3H信号及
びＶ Ｄ VLD P4H信号の一致した高レベル状
態により、第２のＶ SHFT CLK信号が発生さ
れる。この信号はシフトレジスタ３３０のタイミ
ングをとり、その第２ビツトを関数発生器３２０
へ与えると共にピクセルカウンタ３７５を増加さ
せる。関数発生器３２０は遅延段３１１からの第
２のビデオデータビツト出力と、シフトレジスタ
３３０からの第２の修正子データビツト出力とに
対して作動し、第３の遅延段３１３へＶ Ｄ
MOD Ｈ信号を与える。 時間T6とT7との間には、Ｖ Ｄ VLD P3信
号及びＶ Ｄ VLD P4H信号の次々の一致した
高レベル状態によつて14個の更に別のＶ SHFT
CLK信号が発生され、その各々はピクセルカウ
ンタ３７５のタイミングをとると共に、シフトレ
ジスタ３３０からの次の修正子データビツトを関
数発生器３２０へシフトする。16個のデータ及び
修正子ビツトが作用した後、ピクセルカウンタ３
７５は16個のピクセルをカウントしていて、桁上
げ信号を発生し、これによりシフトレジスタ３３
０へSR LD信号が送られ、従つて時間T7に次の
Ｖ SHFT CLKパルスが現われると、バツフア
レジスタ３４０の第２のデータワードがシフトレ
ジスタ３３０へロードされる。従つて、この第２
ワード中の第１の修正子データビツトがシフトレ
ジスタ３３０の出力において関数発生器へ与えら
れ、関数発生器は第17番目のビデオデータビツト
に対して作動される。更に、第17番目のＶ
SHFT CLKパルス及びSR LD信号の一致によ
り、バツフアレジスタ要求フリツプ−フロツプ４
００がセツトされて第３のバツフアレジスタ要求
メモリサイクルを開始させる。従つて、時間T8
において、BR DN信号が現われると、バツフア
レジスタ３４０に第３の修正子データワード即ち
ワード２がロードされ、ワードカウンタ３６４が
増加され、ワード２がバツフアレジスタにロード
されたことを指示する。 16個のＶ SHFT CLKパルスをカウントし、
バツフアレジスタ３４０からシフトレジスタ３３
０へ修正子データワードを転送し、そして新たな
バツフアレジスタ要求メモリサイクルを開始する
というこのシーケンスは、16個の修正子メモリワ
ードまで続けられる。カメラインターフエイス回
路からの最後のデータビツトの終りに（段３１１
の遅延の後に）、第１６図の時間T9に示されたよ
うにEOL P1H信号が現われる。このEOL P1H
信号はライン（走査線）０からライン１へとライ
ンカウンタ３６２及び３６３のタイミングをと
る。又、EOL P1H信号によつてLN ST信号も
発生し、これにより、時間T1とT6との間にODD
FR Ｐ P1H信号により行なわれたものと同じ作
動シーケンスが時間T9とT14との間に行なわれ
る。その唯一の相違点は、時間T1においては、
ラインカウンタがリセツトされたが、時間T9に
おいては、EOL P1H信号によつてラインカウン
タが増加されることである。その他の全ての点に
ついては、作動シーケンスが同じである。このタ
イミングシーケンスは、１つのビデオフレームを
完成するように256本のビデオデータ走査線まで
続けられる。 本発明は16KビツトのダイナミツクRAMの使
用に限定されるものでもないし、修正子メモリと
バツフアレジスタとシフトレジスタとの間に16ビ
ツト修正子ワードの転送を用いることに限定され
るものでもないことを理解されたい。第８図ない
し第１４図に示された実施例では16ビツトワード
の転送を用いるのが便利であるが、その理由は、
メモリ回路がバツフアレジスタ要求サイクルに応
じる必要がない時に実質的な時間窓が与えられ、
この時間窓中に、像処理回路のCPUが、ビデオ
データの修正に使用されない修正子メモリのメモ
リ平面に対してデータ読み取り及び書き込み作動
を行なうことができるからである。例えば、プロ
グラム可能なROM又は固定のROMを修正子デ
ータメモリとして用いた本発明の別の態様におい
ては、修正子メモリとバツフアレジスタとシフト
レジスタとの間の転送にもつと短いワードを使用
できる。この場合に必要なことは、修正子ワード
を機能プロセツサ回路へ与えるためにこのワード
をシフトレジスタへロードすることが必要になる
時よりも充分に前にこのワードをバツフアレジス
タへ読み込むだけの時間をメモリ制御回路が得る
に充分な程メモリサイクル時間がワード長さより
も短いことだけである。 第８図に示された特定の論理回路を用いて実行
されるものと同じ機能を果たすようにピクセル制
御論理回路３７０を実施する方法は他にも色々あ
ることが論理設計の当業者に明らかであろう。 関数発生器３２０は、３個のマルチプレクス制
御端子Ａ，Ｂ及びＣと、８個のデータ入力０−７
とを有するマルチプレクサ回路を用いて実施され
たプログラム可能な関数発生器である。以下の表
は、AND、OR及びXOR論理を選択的に実行
できるプログラム可能な論理関数発生器としての
マルチプレクサの作動を説明するのに有用なもの
である。

【表】 先ず初めに、Ｆ SEL1及びＦ SEL2信号が両
方とも論理０である時のマルチプレクサの作動に
ついて考えることにする。この場合、端子Ａへの
Ｖ Ｄ P1H信号入力の論理値は、入力端子
No.0と１との間でのマルチプレクサの出力の切
換えを制御する。これらの入力端子はプルアツプ
Ｐ（論理高即ち４）及びアースＧ（論理低即ち０）
の電圧を各々有している。マルチプレクサはその
出力の論理状態を反転する。従つて、VD P1H
の値が０である場合は、データ入力端子０が選択
され、この端子のビツト値は１であるが、反転さ
れた出力０が発生される。これに対し、Ｖ Ｄ
P1Hの論理レベルが１である場合には端子１が
選択され、この端子は論理０を有するが、これは
反転されて論理１となる。従つて、Ｆ SEL0及
びＦ SEL1が両方とも０であれば、マルチプレ
クサ３２０はその出力にＶ Ｄ P1H信号のビ
ツト値を繰り返すだけである。 第２の機能選択状態は、Ｆ SEL0が論理１で、
Ｆ SEL1が論理０の場合である。この場合は、
Ｖ Ｄ P1H信号がデータ入力２か３かを選択
し、データ入力２はＰであり、そして入力３は修
正子ビデオ高レベルMVHである。従つて、Ｖ
Ｄ P1Hの値が論理０である時は、端子２のＰ
入力が出力に送られ、反転されて論理０となる。
Ｖ Ｄ P1Hが論理１である時は、マルチプレ
クサの反転出力はMVHが論理１であれば論理０
であり、MVHが論理０であれば論理１である。
従つて、マルチプレクサ３２０は論理AND機能
を果たし、Ｖ Ｄ P1H入力とMVLとの論理積
がとられる（反転のため）。この論理AND機能
は、入力端子３のMVを用いることによりMVH
に対して容易に実行できる。 Ｆ SEL0が論理０でありそしてＦ SEL1が論
理１である時には、端子ＡのVP P1H信号はデ
ータ入力端子４又は５を選択する。データ入力端
子４はMVであり、端子５はアースＧである。従
つて、VD P1Hが論理０である時は、マルチプ
レクサの反転出力はMVが論理１であれた論理０
であり、MVが論理０であれば論理１である。
VD P1Hが論理１である場合には、端子５が選
択され、反転出力は論理１である。従つて、マル
チプレクサ３２０の出力はVD P1HとMVHとの
論理ORを構成する。 Ｆ SEL0及びＦ SEL1が両方とも論理１であ
る時は、Ｖ Ｄ P1H入力がデータ入力端子６
又は７を選択する。入力端子６はMVを有し、入
力端子７はMVHを有する。VD P1Hが論理０で
ある時は、マルチプレクサの反転出力はMVが１
であれば論理０であり、MVが０であれば論理１
である。これに対し、VD P1Hが１である場合
には、マルチプレクサの反転出力はMVHが論理
１であれば論理０であり、MVHが論理０であれ
ば論理１である。従つて、マルチプレクサ３２０
は入力Ｖ Ｄ P1H及びMVHに対しXOR機能
を果たす。基本的に、XOR機能は、２つの入力
ビツトが異なつた論理値を有する時は論理１出力
を発生し、そして２つの入力ビツトが同じ値を有
する時には論理０を発生する。 マルチプレクサ３２０が果たすプログラム可能
な論理機能は、論理ゲートの通常の構成において
機能選択信号を単にデコードして適当なゲートの
出力を選択しそれをビデオデータ修正出力３２１
へ送ることによつても実行できることが明らかで
あろう。又、マルチプレクサでプログラム可能な
関数発生器を構成した場合には静的論理型の関数
発生器を構成した場合にも、更に別の機能選択ビ
ツトを用いることによつて更に別の機能論理を実
行するところまで拡張できることが明らかであろ
う。又、Ｐ、Ｇ、MV、及びMVH信号を色々な
構成でデータ端子へ接続するだけで、上記した以
外の種々の論理機能を果たせることも明らかであ
ろう。更に、MVの単１論理信号をマルチプレク
サの制御端子Ａに接続すれば、Ｖ Ｄ P1の補
数論理信号をマルチプレクサのデータ入力端子に
供給できることも明らかであろう。然し乍ら、シ
フトレジスタ３３０からは既に補数出力信号MV
が得られるので、第９図に示された形態で信号を
接続するのが便利である。 さて第１０図を参照し、CPUと像データ修正
を装置との間でアドレス、データ及び制御情報を
やり取りできるようにするプログラム可能な基本
的なＩ／Ｏポート構成体について説明する。第１
０図に示された特定のＩ／Ｏ構成体はDigital
Equipment Corporationから入手できるLST11
マイクロコンピユータに対するものであり、これ
はＱバスプロトコルと称するものを用いている。
Ｑバスプロトコルの実施には、トランシーバ回路
４４０及びプロトコルチツプ４５０の使用が含ま
れる。トランシーバ回路はＱバスのデータライン
と、Ｉバスと称する内部バスとの間で通信を行な
う。Ｑバスのバスデータ及びアドレスライン
BDALはマルチプレクスされたデータ及びアド
レス情報をトランシーバとやり取りする。Ｉバス
は状態レジスタ、アドレスレジスタ及びメモリデ
ータレジスタに対しデータを両方向分配形式でや
り取りする。 プロトコルチツプ４５０は、特定の作動Ｉ／Ｏ
ポートを決定する種々の制御信号や、プロトコル
チツプの出力で真となる制御信号と共に、Ｑバス
から幾つかのBDAL信号を受け取る。プロトコ
ルチツプ４５０からの出力信号は、この装置に対
するＩ／ＯポートアドレスがBDAL信号に存在
することを示すトランシーバチツプ４４０からの
MATCH信号によつて作動可能にされる。プロ
トコルチツプからの出力信号は、出力下位バイト
信号（OUTLB）、出力上位バイト信号
（OUTHB）、選択０信号（SEL0）、選択２信号
（SEL2）、及び選択４信号（SEL4）である。
SEL0、SEL2及びSEL4信号はゲート４６１へ送
られ、バス作動可能化信号BUS ENが形成され
る。ゲート４６１からのこのBUS EN信号は１
対のゲート４６２及び４６３へ送られ、これらゲ
ートはプロトコルチツプ４５０のINWD端子か
らも入力を受ける。この論理構成体全体はＩ／Ｏ
ポートが送信モードであるか受信モードであるか
を決定する。送信（XMT）及び受信（REC及び
REC Ｈ）信号はトランシーバ回路４４０へフイ
ードバツクされ、ＩバスとＱバスとの間のデータ
及びアドレス情報の転送方向を制御する。ゲート
４６４は、装置がデータ書き込み要求又はデータ
読み取り要求のいずれかを処理している時にプロ
トコルチツプ４５０がCPUからの新たな命令に
応じるのを防止するための閉鎖信号LOCK−
OUTをプロトコルチツプ４５０へ発生する。 プロトコルチツプのSEL0、SEL2及びSEL4出
力は、CPUが要求する特定のＩ／Ｏ機能を決定
する。SEL0I／Ｏポートは、第１０図の状態レジ
スタ回路４７０の状態レジスタへのデータの書き
込み及び状態レジスタからのデータの読み取りに
機能的に関連していることが明らかであろう。
SEL2信号は、アドレス情報をコンピユータアド
レス回路４９０へ書き込むためのＩ／Ｏ制御に関
連し、コンピユータアドレス回路の部分は第１１
図及び第１４図の両方に示されている。SEL2I／
ＯポートはアドレスデータをCPUへ読み戻すこ
とも含む。SEL4信号は、第１２図に示された書
き込みレジスタ回路５３０へのCUPデータ書き
込み及び第１２図に示されたデータ読み取りレジ
スタ回路５５０からのCUPデータ読み取りに関
連している。 先ず初めに、第１０図に示された状態レジスタ
回路４７０へ制御情報を書き込むSEL0I／Ｏポー
トの機能について考えることにする。第１０図に
示されたように、２つの状態レジスタ区分４７１
及び４７３があり、その各々はＩバス信号線路の
６本を受け入れる６個の個々のレジスタを有して
いる。SEL0が真でありそしてOUT HB及び
OUT LBの両方が真である時には、ゲート４７
２及び４７４がＩバスの状態レジスタ制御ビツト
を状態レジスタ４７１及び７４３へタイミングを
とつて入力する。CPUは、プロトコルチツプ４
５０からSEL0信号及びXMT信号を出力させて
ゲート４７５を作動可能にしろ状態駆動装置４７
６をオンにしてこれが状態レジスタ４７１及び４
７３の出力をＩバスに送り返すようにさせること
により、状態レジスタへの状態レジスタ制御ビツ
トの書き込みが適正であるかどうかを照合するこ
とができる。トランシーバは送信モードにあり、
状態レジスタの出力ビツトは照合のためにＱバス
を経てCPUへ送り返される。 状態レジスタ区分４７３の下方の２つのレジス
タは機能選択制御ビツトSEL0H及びＦ SEL4H
を含み、これらは状態レジスタ制御SRCバスに
出力され、第９図の機能プロセツサ回路３２０へ
送られる。これらの２つのビツトの目的は既に述
べた。レジスタ区分４７３の次の２つの状態レジ
スタは上位ビデオマスクアドレスビツトＶ
MASK0H及びＶ MASK1Hを含み、これらは
SRCバスに出力され、第８図に示されたピクセ
ルアドレス回路３６０の３状態駆動装置３６０へ
送られる。状態レジスタ区分４７３の上方の２つ
のレジスタはＰ MASK0H及びＰ MASK1H
ビツトを含み、これらはSRCバスを経て第１１
図のコンピユータメモリアドレス兼制御回路４９
０の３状態駆動装置４９４へ送られる。 Ｖ MASK0H及びＶ MASK1Hビツトは、
修正子メモリ３５０からバツフアレジスタ３４０
及びシフトレジスタ３３０へ読み出しを行なうた
めにピクセルアドレス回路によつて修正子メモリ
の４つのメモリ平面のどれをアドレスするかを制
御する。Ｐ MASK0H及びＰ MASK1Hビツ
トは、書き込み又は読み取り作動のためにコンピ
ユータアドレス回路４９０Ａによつて修正子メモ
リのどのメモリ平面をアドレスするかを制御す
る。 状態レジスタ区分４７１は、修正子メモリ３５
０に対するコンピユータの読み取り又は書き込み
作動中にコンピユータアドレスカウンタの自動増
加を制御する制御ビツトINC RD Ｈ及びINC
WR Ｈを含んだ２つの状態レジスタを備えてい
る。更に、状態レジスタ区分４７１は、行クリヤ
可能化Ｒ CLR ENB Ｈと称する制御ビツトを
含む状態レジスタも備えており、この制御ビツト
はリニアなカメラが使用された時に用いられ、第
８図のピクセルアドレス制御論理回路のラインカ
ウンタをリセツトする。状態レジスタ区分４７１
はCSR13及びCSR14と示された２つのビツトを
含む状態レジスタも備えている。又、状態レジス
タ区分４７１は、コンピユータがデータ書き込
み・読み取りレジスタに対して単１ワードモード
転送を行なうか或いはデータ読み取り・書き込み
レジスタに対して個々の８ビツトバイトの転送を
行なうことができるように第１４図に示された両
立性モード論理回路をセツトする制御ビツト
CMPT MD Ｈを含む両立性モードレジスタも備
えている。両立性モードの目的は、像バツフアと
データ読み取り・書き込みレジスタとの間での像
のデータの直接的なやり取りをCPUで便利に制
御できるようにすることである。VS100machine
Vision Systemにおいては、像バツフアが８ビツ
トバイトの転送を用いており、両立性モードは、
像バツフアと修正子メモリのメモリ平面との間で
のデータのやり取りをソフトウエアで容易に制御
できるようにする。 さて、第１１図のコンピユータアドレスカウン
タ４９１及び４９２並びに第１４図のA3フリツ
プ−フロツプへアドレスを書き込む第１０図及び
第１１図の回路の機能作動について考えることに
する。SEL2が真でありXMTが偽である時には、
ゲート５０１が作動可能にされ、３状態アドレス
カウンタ４９１及び４９２へロード信号が送られ
る。従つて、Ｉバス４−15のアドレスデータは、
ゲート４９５，４９７，４９８及び５００を経て
送られるOUT LB及びOUH HB信号によつてタ
イミングがとられる３状態カウンタ４９１及び４
９２へロードされる。この時、SEL2H及びOUT
LB Ｈは第１４図において両方とも真であり、従
つてＩバス3Hのビツト値に基いてゲート５０６
及び５０７の一方又は他方に作動可能化信号が与
えられる。従つて、Ｉバス3Hのビツト値はA3フ
リツプ−フロツプ５０８がセツトされるかリセツ
トされるかを決定する。以下で明らかとなるよう
に、A3フリツプ−フロツプは、装置が両立性モ
ードにありそして16ビツトワード転送ではなくて
８ビツトバイト転送が用いられる時にのみその役
目を果たす。 CPUは、３状態カウンタ４９１及び４９２に
現在記憶されているアドレス値を読み出そうとす
る場合には、SEL2信号を低レベルにセツトする
と共にXMT信号を低レベルにセツトして、ゲー
ト５０２を作動可能にし、出力可能化信号を３状
態カウンタ４９１及び４９２へ送り、そして記憶
されたカウント状態をＩバス４−15に出力させ
て、第１０図のトランシーバ回路４４０を経、Ｑ
バスを経てCPUへ転送させる。ゲート５０２
（第１１図）からのRD Ａ信号は３状態駆動装置
５０９（第１４図）も作動可能にし、A3の値を
Ｉ BUS3に出力させそしてＩ BUS0−２を低
レベルにする。 さて、修正子メモリ３５０への16ビツトデータ
の書き込みを実行する第１０図、第１１図、第１
２図及び第１３図の回路の作動について考える。
コンピユータは、書き込みを行なおうとする修正
子メモリ３５０内の特定位置に対するアドレスを
３状態カウンタ４９１及び４９２に既にセツトし
ているものと仮定する。これは、アドレスの２つ
の上位ビツトを修正子メモリ３５０へセツトする
ために状態レジスタ回路４７０のＰ MASK0及
びＰ MASK1レジスタをセツトしていることも
含む。先ず初めに、自動増加なしのデータ書き込
みサイクルについて考える。これを行なうために
は、増加書き込み状態レジスタがCPUによつて
０の値にセツトされ、第１４図のゲート５１２の
出力は作動不能にされる。又、16ビツトワード転
送を用いた書き込みサイクルを実行すべきである
から、両立性モードレジスタビツトが論理０にセ
ツトされ、これによりゲート５２２は低レベル出
力信号HI BY ENを発生するようにされる。こ
れにより論理ゲート５６４はＤ WR CYC信号
に応答してＭ LO WR EN信号を発生すること
ができ、この信号は第１２図の下位書き込みレジ
スタ５３１の出力可能化端子及び修正子メモリ区
分３５１の書き込み可能化（WE）端子へ送られ
る。又、HI BY EN信号は第１２図のゲート５
４４を作動不能にし、Ｄ WR CYC Ｈ信号が第
１２図の交換書き込みレジスタ５３２の出力可能
化端子を作動可能にするのを防止する。 データ書き込みサイクルを開始するために、
CPUがデータ書き込みアドレスを既にセツトし
たものと仮定すれば、コンピユータはOUT LB
及びOUT HB信号と共にプロトコルチツプの
SEL4出力を真値にセツトする。第１２図のデー
タ書き込み論理回路５４０を見れば、OUT HB
とSEL4そしてOUT LBとSEL4とが一致した真
の状態になると、両ゲート５４３及び５４５が作
動可能にされ、ロード高レベルデータLD HI Ｄ
Ｈ及びロード低レベルデータLD LO Ｄ Ｈ信
号が発生され、これらは第１３図のデータ書き込
み要求フリツプ−フロツプ３９４の入力にあるゲ
ート３９３へ供給される。従つて、これらの信号
はデータ書き込みフリツプ−フロツプ３９４をセ
ツトし、Ｄ WR REQ信号がメモリ要求ラツチ
４１１へ発生される。更に、LD LO Ｄ Ｈ及び
LD HI Ｄ Ｈ信号はＩバス０−15の16個のデー
タビツトを上位書き込みレジスタ５３３及び下位
書き込みレジスタ５３１（各々８ビツト）へタイ
ミングをとつて入力させる。又、データの下位８
ビツトは変換書き込みレジスタ５３２へも入力さ
れるが、ゲート５４４の入力のHI BY EN信号
の状態によりこのレジスタ５３２の出力可能化
（OE）入力は得られない。 メモリ要求ラツチ兼優先順位エンコード回路が
データ書き込み要求に応じるべきであることを決
定すると、Ｄ WR CYC信号がサイクル選択デ
コード回路４２１の出力に発生され、これに続い
てメモリシーケンサ４３０から適当な一連の信号
が発生される。Ｄ WR CYC信号が第１４図の
ゲート５６４の入力及び第１２図のゲート５４２
の入力に送られると、下位書き込みレジスタ５３
１及び上位書き込みレジスタ５３３へ出力可能化
（OE）信号が発生され、そこに書き込まれたデー
タがメモリデータバスを経て修正子メモリ３５０
の入力へ与えられる。メモリシーケンサがその行
列アドレスストローブ信号を出力した後、上位書
き込みレジスタ５３３及び下位書き込みレジスタ
５３１からのデータが修正子メモリ３５０のアド
レスされた部分へ書き込まれる。 さて、各々の書き込みサイクル後にアドレスレ
ジスタ回路４９０Ａの自動増加を行なうべきであ
る場合の回路の作動について考える。この場合
は、状態レジスタ区分４７１の増加書き込み状態
ビツトINC WR Ｈが論理１即ち真の状態にセツ
トされる。従つて、データ書き込みサイクルの終
りに、第１４図のゲート５１２の入力においてＤ
WR DN信号が真になると、増加アドレス信号
INC Ａが発生される。このINC Ａ信号は第１３
図のゲート３９５及び３９６へ送られると共に、
第１１図のゲート４９５，４９６，４９８及び４
９９へも送られる。INC Ａ信号は３状態アドレ
スカウンタ４９１及び４９２へのクロツク入力を
形成し、これらカウンタを１カウント増加させ
る。 データ書き込みサイクルに対してアドレスがセ
ツトされた時には、第１３図のデータ読み取り要
求フリツプ−フロツプ３９８への入力の論理状
態、即ち、SEL2、OUH HB及びOUT LBの組
合わせによつてデータ読み取り要求が開始された
ことに注意されたい。これにより、データ読み取
り要求サイクルの終りに、データを読み取りレジ
スタ５５０へタイミングをとつて入力させるＤ
RD DN信号が高レベルになつた時に、アドレス
されたメモリ位置のデータが読み取りレジスタ５
５０に読み込まれる。同様に、データ書き込みサ
イクルの終りにINC Ａ信号が発生された時にも、
データ読み取り求サイクルが開始される。これ
は、第１３図のゲート３９５及び３９６へのINC
Ａ信号の供給によつて示される。従つて、メモリ
制御回路がデータ読み取り要求に応じた後は、３
状態カウンタ４９１及び４９２の新たなアドレス
のデータがデータ読み取りサイクルの終りに読み
取りレジスタへロードされる。次いで、コンピユ
ータがこのデータを得ることができ、コンピユー
タがそのアドレスされたメモリ位置のデータを調
べてこのデータを変更すべきであるかどうかを決
定しようとする場合にはデータ読み取りサイクル
を開始させることができる。 さて、８ビツトバイトの転送を行なうように両
立性モード状態ビツトがセツトされた時の装置の
作動について説明する。２つの連続した８ビツト
書き込み作動によつて16ビツトワードを転送すべ
き場合には、増加書き込み信号INC WR Ｈも真
の状態にセツトされることが必要であるか、又は
CPUがアドスレジスタ及びA3フリツプ−フロツ
プ５０８に対して２つのメモリアドレス書き込み
作動を実行しなければならない。というのは、
A3フリツプ−フロツプ５０８は、メモリアドレ
スカウント可能化信号Ｍ Ａ CT ENの論理レ
ベルと、上位バイト可能化信号HI BY ENの状
態を決定するゲート５２２への入力との両方を制
御するからである。これにより、個々の８ビツト
の各々に対する次々のデータ書き込みサイクル中
に下位書き込みレジスタ５３１及び交換書き込み
レジスタ５３２の出力可能化（OE）端子を交互
に付勢できる。従つて、８ビツトバイトがレジス
タに書き込まれるたびに、これがレジスタ５３１
及び５３２の両方にロードされるが、最初の８ビ
ツトバイトは最初のデータ書き込みサイクルの際
に下位書き込みレジスタ５３１から修正子メモリ
３５０の下位の８ビツト位置へ出力される。第２
のデータ書き込みサイクルの際に、第２の８ビツ
トバイトが下位書き込みレジスタ及び交換書き込
みレジスタに書き込まれた後は、第２のデータ書
き込み信号が交換書き込みレジスタ５３２の出力
のみを作動可能にするように、増加アドレス信号
INC Ａ又はCPUからの新たなアドレス書き込み
信号がA3フリツプ−フロツプ５０８の状態を変
える。 又、A3フリツプ−フロツプは、各々のデータ
書き込みサイクルが完了した後に現われるINC
Ａ信号（自動増加モードの場合）が、第２の書き
込みサイクルが行なわれた後にのみ第１１図の３
状態アドレスカウンタ４９１及び４９２を増加さ
せるように、メモリアドレスカウント可能化信号
MA CT ENの論理値を制御する。これは、下位
書き込みレジスタ５３１及び交換書き込みレジス
タ５３２からの第１の８ビツトバイト及び第２の
８ビツトバイトを各々正しいメモリ位置へ順次に
書き込むように、第１及び第２の書き込みサイク
ル中にメモリアドレスを同じアドレスに保持す
る。 両立性モードにおいては、アドレスデータをア
ドレスカウンタ４９１，４９２及びA3フリツプ
−フロツプへ書き込み、次いで８ビツトデータワ
ードを下位書き込みレジスタ５３１及び交換書き
込みレジスタ５３２へ書き込むことによりいかな
るメモリアドレス位置への単１の８ビツトの転送
も実行できることを理解されたい。A3ビツトの
値は、アドレスされた適当なメモリ位置へ８ビツ
トワードを書き込むために交換書き込みレジスタ
の出力が作動可能にされるか又は下位書き込みレ
ジスタの出力が作動可能にされるかを制御する。 第１４図を説明すれば、SEL4信号が真であり
そしてXMT信号が真である時に、データ読み取
り論理回路５６０はコンピユータが読み取りレジ
スタのデータを読み取れるようにする。これらの
SEL4信号及びXMT信号によりゲート５６１の
出力には読み取りデータ高レベル信号RD Ｄ
Ｈが発生され、これにより第１２図の下位読み取
りレジスタ５５３及び上位読み取りレジスタ５５
１へRD LO Ｄ及びRD Ｄ信号が発生される。 読み取り作動も両立性モードを用いて８ビツト
バイトの転送で行なわれ、A3フリツプ−フロツ
プはコンピユータにより形成される次々の読み取
りサイクル中に下位読み取りレジスタ５５３及び
交換読み取りレジスタ５５２への出力可能化
（OE）信号の次々の供給を制御する。 修正子メモリ３５０にダイナミツクRAMを用
いた時にこの修正子メモリに対して実行しなけれ
ばならない別の作動はメモリ内容のリフレツシユ
作動である。メモリ内のキヤパシタ構造体に記憶
されたデータを失なわないようにするためには規
則的な間隔でリフレツシユ作動を行なわねばなら
ない。リフレツシユ作動を行なうために、第１３
図のリフレツシユタイマ３９１はリフレツシユ要
求フリツプ−フロツプ３９２を周期的にセツト
し、メモリエンコード兼制御回路４１０へREF
RQ信号を供給する。このREF RQ信号は最も優
先順位の低い要求であり、メモリサイクル制御回
路が他の読み取り及び書き込み要求に応じていな
い時にリフレツシユサイクルが実行される。第１
１図のリフレツシユアドレスカウンタ４８０は、
ダイナミツクRAMメモリ内のリフレツシユさる
べき次のアドレスを保持し続ける。第１３図のサ
イクル選択デコード回路４２１の出力において
REF CYC信号が真になつた時に、リフレツシユ
アドレスカウンタ４８０の出力が作動可能にされ
る。REF DN信号が現われると、リフレツシユ
アドレスカウンタ４８０は次のカウントになり、
従つて次のリフレツシユメモリサイクルが行なわ
れる時にメモリの次の行がリフレツシユされる。
メモリの１つの行における全ての列が同時にリフ
レツシユされるので、リフレツシユアドレスカウ
ンタ４８０は７個のアドレスビツトしか出力しな
い。ダイナミツクRAMのリフレツシユサイクル
には、特定の行のアドレスをセツトし、次いでメ
モリのデータをメモリデータラインに自動的に出
力しそしてメモリへフイードバツクさせて“読み
取り−書き込み”作動を行なわせることが含まれ
る。この“読み取り−書き込み”作動はメモリの
区分がアドレスされた時にいつでも行なわれる
が、リフレツシユサイクルは、記憶されたデータ
を維持するに充分な程頻繁にメモリの各区分がリ
フレツシユされることを確保する。静的な高速
RAMのような別の形式のランダムアクセスメモ
リを使用できることを理解されたい。この場合
は、静的なランダムアクセスメモリが双安定装置
にデータを記憶しているので、リフレツシユサイ
クルは不要である。 制御、アドレス及びデータ信号に対するコンピ
ユータＩ／Ｏインターフエイス回路の上記の説明
は、特に、LSI11マイクロコンピユータに関する
ものであるが、別の製造業者から入手できる別の
マイクロコンピユータを用いた場合にも同じ機能
を容易に実施できることを理解されたい。又、別
のCPUシステムの特定のバス規定と両立し得る
ような特定のＩ／Ｏインターフエイスチツプを用
いて特定のプログラム可能なＩ／Ｏ機能を異なつ
たやり方で実施することもできる。使用される重
要な共通の機能は、状態レジスタへ情報を読み込
むための１つのＩ／Ｏポート、コンピユータによ
りアクセスされるアドレスカウンタへアドレス情
報を読み込むための第２のＩ／Ｏポート、及び読
み取り兼書き込みレジスタに対してデータの読み
取り及び書き込みを行なうための第３の選択可能
なＩ／Ｏポートである。Ｉ／Ｏポートの規定によ
つては、データの読み取り及び書き込みに対して
別々のＩ／Ｏポートを用いることが必要であり、
そして又、CPUのインターフエイス規定の１部
分として両方向性のＩ／Ｏポートが使えない場合
には、アドレス信号の書き込み及び読み取りに対
して別々のＩ／Ｏポートが必要とされる。然し乍
ら、各々の場合、Ｉバス、ポート制御バス及び
SRCバスの機能は、他のCPUと共に他のＩ／Ｏ
規定を用いても実施できるので、回路の制御論理
等の考え方は同じである。 さて、第１７図ないし第１９図を参照し、第８
図ないし第１４図に示された装置のAND、OR及
びXOR機能の幾つかの利用例を説明する。第１
７図は、部品の色々な部分の幾何学的な位置が特
定の幾何学裕度ゾーン内に入るかどうかを決定す
ることが所望される部品検査にAND機能を用い
た場合を示している。第１７Ａ図に示された特定
の場合には、多ピンコネクタ６００が示されてお
り、個々のピン６０１はビデオ像の黒領域として
示されている。この場合、第１７Ｂ図に“マス
ク”と称された像は修正子メモリに記憶され、黒
丸６１１の各々はその関連コネクタピンの裕度ゾ
ーンを表わしている。コネクタのハウジング６０
２に対する裕度ゾーン６１２も設けられている。
カメラの視野内の揃つた位置に部品を保持するた
めの取り付け用具は、その幾何学形状に対応する
マスク領域を用いて窓により除去することができ
る。前記したようにプログラム可能な関数発生器
をAND機能にセツトして本発明の装置を用いる
と、関数発生器において、第１７Ａ図のビデオ像
からの個々のピクセルデータビツトと、第１７Ｂ
図に示されたマスク６１０の反転型に対応するデ
ータビツトとの論理積がとられる。従つて、マス
ク６１０の黒領域内に入るビデオデータ像の黒ピ
クセルは白ピクセルに反転され、第１７Ｃ図の
“ビデオANDマスク”像には現われない。第１７
ｃ図に示されたように、コネクタピン６０３に対
応する像ピクセルの１部は、第１７Ａ図のピン６
０３の像の１部が第１７Ｂ図の特定のマスク裕度
ゾーン６１３からはみ出すので、黒となる。従つ
て、“ビデオANDマスク”像は部品の裕度ゾーン
に入らない部分のみを示し、この修正された像
は、このような変化が生じた部品領域を分析する
のに用いられる。修正された最終的な像に実質的
な数の黒ピクセルが残つているかどうかというこ
とに基いて単に良／否規準を確立することもでき
る。もちろん、これは、修正された最終的な像が
像データ中のノイズによる黒ピクセルを実質的な
個数含まないことを仮定した上のことである。 第１８図は、本装置を用いた検査作業にとつて
関係のない像細部を複雑な場面像から除去するよ
うな本装置の別の使い方を示している。この場
合、検査物体６２０は文字が書き込まれたラベル
６２１を有するビン又はボトルである。検査作業
は、ラベルの有無及びビンに対するラベルの位置
の適否を決定することである。従つてラベルの文
字は検査作業にとつては重要でない。然し乍ら、
ラベルの文字像データの存在は、像処理時間に著
しく影響する。というのは、文字の各セグメント
を継続長さに基いてエンコード化処理しそして使
用された像分析アルゴリズムによつて処理しなけ
ればないからである。本発明装置を用いれば、除
去されるべきビデオ像領域、この場合はラベル６
２１の文字を取り巻く領域、に対応するデータを
修正子メモリにロードすることにより、ビデオ像
の重要でない細部をマスクで除去することができ
る。 プログラム可能な関数発生器をORモードで用
いると、マスク６３０の黒領域６３１が、元のビ
デオ像におけるラベル６２２の輪郭に対応する輪
郭６４２と共に、最終的な像６４０に現われる。
この修正された最終的な像６４０は像分析という
点からみれば相当に簡単化され、ラベル６２１の
有無及びその位置の適否を決定するように非常に
迅速に処理することができる。 第１９図は機能論理プロセツサのXOR機能を
用いた本発明装置の使い方を示している。この場
合の検査作業は、既知の良品である標準部品の幾
何学形状と、検査さるべき個々の試験部品とがど
の程度一致しているかを判断することである。こ
の場合、マスクに対応する修正子メモリ平面を形
成するために、標準部品に対応する第１ビデオ像
を得て像バツフアに蓄積しそしてCPUによつて
修正子メモリの予め選択されたメモリ平面へ転送
する。次いで、カメラの視野内の同じ位置に置か
れた試験部品の像を得て、“ビデオ２”像の各ピ
クセルと、“ビデオ１”像に対応する修正子メモ
リのデータとの排他的オアをとり、ビツト値の一
致があるかどうかを判断する。“ビデオ２”像の
ビツト値が“ビデオ１”像のビツト値と異なると
ころの各ピクセルに対し、“ビデオ2XORマスク”
像が黒ピクセルを示す。 第１９Ａ図に示された特定例は半導体工業で使
用されるリードグレーム部品の簡単な概略的な像
である。この場合、リードフレーム部品は非常に
小さく、拡大レンズ又は顕微鏡を用いて像形成さ
れる。第１９Ａ図に示されたように、標準部品６
５０は規則的なリード形状を有するが、第１９Ｂ
図の試験部品６６０はリードの若干の部分が色々
な程度で欠けていたり位置が曲つていたりする。
例えば、第１９Ｂ図のリード６６１の像では第１
９Ａ図の対応リード６５１の１部分が欠けてい
る。同様に、“ビデオ２”像は、リード６６２，
６６３及び６６４が第１９Ａ図の対応リード６５
２，６５３及び６５４の像に比べて位置が曲つて
いることを示している。第１９ｃ図に示された修
正されたビデオ像は、第１９Ｂ図に示された“ビ
デオ２”像が第１９Ａ図に示された“ビデオ１”
像と異なるところだけ黒ピクセルを含んでいる。
従つて、最終像６７０は、“ビデオ２”像のリー
ド６６１の欠けた部分に対応する黒ピクセル領域
６７１を含んでいる。更に、像６７０の黒領域６
７２Ａは、像６６０のリード６６２に存在しない
“ビデオ１（マスク）”像のリード６５２の像部分
に対応する。更に、黒領域６７２Ｂは、第１９Ａ
図のリード６５２の像に存在しない第１９Ｂ図の
リード６６２の像部分に対応する。 同様に、第１９Ｃ図の黒領域６７３の２つの部
分は、第１９Ａ図及び第１９Ｂ図のリード像６５
３と６６３との間の相違部分に各々対応してい
る。又、第１９Ｃ図に示された修正された像デー
タ面６７０の黒領域６７４は、第１９Ａ図のリー
ド像６５４と第１９Ｂ図のリード像６６４との相
違部分に対応する。 第１９Ｂ図の“ビデオ２”データ像と、第１９
Ａ図の“マスク”データ像の反転型との論理積を
とるようにしてこの相違検出機能を果たすように
第１７図のAND機能を用いることもできること
を理解されたい。この場合には、修正された像
は、第１９Ａ図の“マスク”像の黒ピクセル領域
内に入らない“ビデオ２”データ像の部分のみを
含むことになる。 本発明の像データ修正装置のこれらの例は本発
明を例示するものに過ぎず、本発明の装置及び方
法をこれらに限定するものではない。特に、本発
明の原理は、２つの像データ修正装置をタンデム
に配置し、第１の像データ修正装置において、元
のビデオデータに対して或るプログラム可能な機
能処理作動を行なつて、修正されたビデオデータ
流を形成し、その後、この修正されたビデオデー
タ流に対して第２のプログラム可能な機能処理作
動を行なうようなシステムにも適用できることを
理解されたい。更に、元のビデオデータ流を２つ
の像データ修正装置の構成体によつて並列に処理
し、２つの修正されたビデオデータ流を並列に同
時に形成して、２つの別々の像バツフアに記憶す
るか又は別々に処理できることも理解されたい。
更に、機能処理作動を色々に組合わせて実行し
て、元のビデオ像及び所望ならば、修正されたビ
デオ像に対して更に複雑な論理処理を行なえるこ
とも理解されたい。更に、ビデオカメラ以外の像
形成手段を用いることもできると共に、本発明は
直列像データ流を形成するいかなる像形成手段に
も適用できることも理解されたい。

【図面の簡単な説明】

第１図は本発明による像データ修正装置のシス
テム内位置を示す自動観察検査システムの一般的
なブロツク図、第２図は本発明による像データ修
正装置の１つの態様を示すブロツク図、第３図は
本発明による像データ修正装置の別の態様を示す
ブロツク図、第４図及び第５図は２進ビデオデー
タに適用された本発明による像データ修正装置の
１部分のブロツク図、第６図及び第７図はグレイ
スケールビデオデータに適用された本発明による
像データ修正装置の１部分のブロツク図、第８図
ないし第１４図は本発明によるデータ修正装置の
１実施例を詳細に示す全システムブロツク図、第
１５図は第８図ないし第１４図の並べ方を示した
図、第１６図は第８図ないし第１４図に示された
データ修正装置の或る観点からの作動を示す信号
タイミング図、第１７図ないし第１９図は本発明
の像データ修正装置及び方法の適用例を示す図で
ある。 １０……自動観察検査システム、１１，１２…
…テレビカメラ、１３……カメラインターフエイ
ス回路、１４……ビデオモニタ、１５……像デー
タ修正装置、１６……像バツフア、１７……像処
理装置、１８……像表示兼使用者インターフエイ
ス回路、１９……カメラインターフエイス兼ビデ
オ像制御バス、２１……データ、アドレス及び制
御バス、１０１，１０２……入力バス、１１１，
１２１……出力バス、１１０……デジタルバツフ
ア兼同期回路、１２０……デジタル遅延回路、１
１２……バス、１３０……修正子機能論理回路
（修正子機能プロセツサ）、１４０……デジタルバ
ツフア兼同期回路、１２１，１３１……バス、１
４１，１４２……出力バス、１５０……修正子メ
モリ、１５１……バス、１６０……メモリアドレ
ス兼制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 観察されるシーンに対して予め選択された関
   係を有するピクセルの配列体に対応する直列像デ
   ータ流を形成しそしてこの像データ流に付随する
   個々のフオーマツト信号流を形成する像形成手段
   を備え、 更に、像データ修正手段を備え、この手段は、
   上記像データ流とこれに付随する上記フオーマツ
   ト信号流との同期をとりながらこれらを個々に遅
   延する多段デジタル遅延手段と、この遅延手段の
   少なくとも１つの段から上記像データ流の少なく
   とも１部分を取り出す手段と、この取り出された
   像データ流の１部分を予め選択されたアルゴリズ
   ム機能に基いて処理して、修正された像データ流
   を形成する手段と、この修正された像データ流を
   上記遅延手段の次の段へ再挿入する手段とを含ん
   でおり、 そして、更に、上記修正された像データ流を利
   用するように上記像データ修正手段に接続された
   像利用手段を備えたことを特徴とする像データ処
   理システム。 ２ 観察されるシーンのピクセルの配列体に対応
   する直列像データ流を形成する像形成手段を備
   え、 更に、像データ修正手段を備え、この手段は、
   修正子データ流のソースと、この修正子データ流
   及び上記像データ流を受け取つてこれら両方のデ
   ータ流を予め選択されたアルゴリズムに基いて実
   時間で処理して、修正された像データ流を形成す
   る機能処理手段とを含み、 そして、更に、上記修正された像データ流を利
   用するように上記像データ修正手段に接続された
   像利用手段を備えたことを特徴とする像データ処
   理システム。 ３ ピクセルの配列体より成る直列像データ流
   と、これに付随する個々のフオーマツト信号流と
   を実時間で処理する方法において、 上記像データ流及び上記フオーマツト信号流を
   同期をとりながら多数の段で個々に遅延し、 上記遅延段の少なくとも１つから上記像データ
   流の少なくとも１部分を取り出し、 この取り出された像データ流を予め選択された
   アルゴリズム機能に基いて処理して、修正された
   像データ流を形成し、そして 上記の修正された像データ流を、それに関連し
   た遅延されたフオーマツト信号と並列に且つこれ
   と同期してデータ信号路へ再挿入することを特徴
   とする方法。 ４ ピクセルデータワード又はビツトの配列体よ
   り成る直列像データ流と、これに付随する個々の
   フオーマツト信号流とを実時間で処理する方法に
   おいて、 上記像データ流及び上記フオーマツト信号流を
   個々の同期デジタル遅延段で遅延し、 上記遅延段の少なくとも１つから像データ流の
   少なくとも１部分を取り出し、 上記像データ流と時間的に同期された修正子デ
   ータ流を導出し、 上記取り出された像データ流及び上記修正子像
   データ流を予め選択されたアルゴリズム機能に基
   いて処理して、修正された像データ流を形成し、
   そして 上記修正された像データ流を、遅延されたフオ
   ーマツト信号流の遅延された関連フオーマツト信
   号と並列に且つこれを同期してデータ信号路へ再
   挿入することを特徴とする方法。