JPH07176183A - １サイクルで読み出し−修正−書き込みを行うメモリ・デバイス - Google Patents
１サイクルで読み出し−修正−書き込みを行うメモリ・デバイスInfo
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- JPH07176183A JPH07176183A JP4078747A JP7874792A JPH07176183A JP H07176183 A JPH07176183 A JP H07176183A JP 4078747 A JP4078747 A JP 4078747A JP 7874792 A JP7874792 A JP 7874792A JP H07176183 A JPH07176183 A JP H07176183A
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- Japan
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- memory
- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
１回のサイクルで読み出し−修正−書き込み手順を行う
メモリ・デバイス（図３，３０）は、複数のメモリ部
（３１−３３）を有するが、その第１部分（３１−３
２）は出力許可ラインと入力／出力接続部を有し、第２
部分（３３）は出力許可ラインを持たず、個別に入力お
よび出力接続部を有する。３状態バッファ（３４）は、
第２メモリ部分の出力接続部に入力を結合させ、第２メ
モリ部分の入力接続部にその出力を結合させている。バ
ッファの制御接続部は、デバイスの出力許可ラインに結
合されている。
メモリ・デバイス（図３，３０）は、複数のメモリ部
（３１−３３）を有するが、その第１部分（３１−３
２）は出力許可ラインと入力／出力接続部を有し、第２
部分（３３）は出力許可ラインを持たず、個別に入力お
よび出力接続部を有する。３状態バッファ（３４）は、
第２メモリ部分の出力接続部に入力を結合させ、第２メ
モリ部分の入力接続部にその出力を結合させている。バ
ッファの制御接続部は、デバイスの出力許可ラインに結
合されている。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、メモリ・デ
バイスに関する。さらに詳しくは、読み出し−修正−書
き込みの性能を有するメモリ・デバイスに関する。
バイスに関する。さらに詳しくは、読み出し−修正−書
き込みの性能を有するメモリ・デバイスに関する。
【０００２】
【従来の技術】現在、メモリ・デバイスの読み出し−修
正−書き込みのプロセスには、２回のサイクルが必要で
ある。すなわち、読み出しのサイクルと書き込みのサイ
クルである。多くのメモリ・デバイスは、１回のサイク
ルで読み出し−修正−書き込みの操作を行うことのでき
る出力許可ラインを持たないためにこれが必要になる。
正−書き込みのプロセスには、２回のサイクルが必要で
ある。すなわち、読み出しのサイクルと書き込みのサイ
クルである。多くのメモリ・デバイスは、１回のサイク
ルで読み出し−修正−書き込みの操作を行うことのでき
る出力許可ラインを持たないためにこれが必要になる。
【０００３】たとえば、３６ビットのメモリ・デバイス
は、８個のＸ４ ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）と、４個のＸ１ ＤＲＡＭとから構
成される。Ｘ４ ＤＲＡＭは、データを記憶するために
用いられ、Ｘ１ ＤＲＡＭはパリティ・エラー修正デー
タを記憶するために用いられる。Ｘ１ ＤＲＡＭが出力
許可ラインを持たないために、読み出し−修正−書き込
みは読み出しと書き込みという別々の機能として実行し
なければならない。
は、８個のＸ４ ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）と、４個のＸ１ ＤＲＡＭとから構
成される。Ｘ４ ＤＲＡＭは、データを記憶するために
用いられ、Ｘ１ ＤＲＡＭはパリティ・エラー修正デー
タを記憶するために用いられる。Ｘ１ ＤＲＡＭが出力
許可ラインを持たないために、読み出し−修正−書き込
みは読み出しと書き込みという別々の機能として実行し
なければならない。
【０００４】
【課題を解決するための手段】出力許可ラインを持つＤ
ＲＡＭと、出力許可ラインを持たないＤＲＡＭとを有す
る、１回のサイクルで読み出し−修正−書き込みの手順
を行うメモリ・デバイスが提供される。出力許可ライン
を持たないＤＲＡＭデバイスの出力は、３状態バッファ
・ゲートを通じて、そのデバイスの入力ラインに結合さ
れる。バッファの制御ラインは、メモリ・デバイスの出
力許可ラインに結合される。
ＲＡＭと、出力許可ラインを持たないＤＲＡＭとを有す
る、１回のサイクルで読み出し−修正−書き込みの手順
を行うメモリ・デバイスが提供される。出力許可ライン
を持たないＤＲＡＭデバイスの出力は、３状態バッファ
・ゲートを通じて、そのデバイスの入力ラインに結合さ
れる。バッファの制御ラインは、メモリ・デバイスの出
力許可ラインに結合される。
【０００５】
【実施例】まず図１には、従来の技術によるメモリ・デ
バイスの全体を１０として、そのブロック図が示されて
いる。メモリ・デバイス１０は、２個のＸ４メモリ１
１，１２と１個のＸ１メモリ１３とから構成されてい
る。３個のメモリのすべてがＲＡＳ（行アクセス・スト
ローブ）およびＣＡＳ（カラム・アクセス・ストロー
ブ）入力ラインを有している。メモリ１１は、４本の入
力／出力ライン（Ｄ０−３）と、１本のＯＥ（出力許
可）ラインとを有しており、ＯＥは接地されている。メ
モリ１２は、４本の入力／出力ライン（Ｄ４−７）と、
１本の接地されているＯＥラインとを有する。メモリ１
３は、入力ラインと出力ラインとを別々に持ち、これら
は共にデバイス外で結合されて、ビット・ラインＤ８上
で、データの受信，送信を行う。
バイスの全体を１０として、そのブロック図が示されて
いる。メモリ・デバイス１０は、２個のＸ４メモリ１
１，１２と１個のＸ１メモリ１３とから構成されてい
る。３個のメモリのすべてがＲＡＳ（行アクセス・スト
ローブ）およびＣＡＳ（カラム・アクセス・ストロー
ブ）入力ラインを有している。メモリ１１は、４本の入
力／出力ライン（Ｄ０−３）と、１本のＯＥ（出力許
可）ラインとを有しており、ＯＥは接地されている。メ
モリ１２は、４本の入力／出力ライン（Ｄ４−７）と、
１本の接地されているＯＥラインとを有する。メモリ１
３は、入力ラインと出力ラインとを別々に持ち、これら
は共にデバイス外で結合されて、ビット・ラインＤ８上
で、データの受信，送信を行う。
【０００６】読み出し−修正−書き込みの手順を実行す
るためには、図１の従来技術によるメモリ・デバイス
は、図２のタイミング図に設定されている標準の読み書
き手順を用いなければならない。まず読み出し信号が高
に設定される。次に読み出しサイクルが起こる。これ
は、ＲＡＳ信号が高から低に遷移する時に行アドレスを
入力することにより行われる。次にＣＡＳ信号が高から
低に遷移するときに、カラム・アドレスを入力する。修
正があろうとなかろうと、データをメモリに再び書き込
むためには、ＲＡＳストローブとＣＡＳストローブとが
行およびカラム・アドレスにそれぞれクロックする間
に、読み出しラインを低にしなければならない。
るためには、図１の従来技術によるメモリ・デバイス
は、図２のタイミング図に設定されている標準の読み書
き手順を用いなければならない。まず読み出し信号が高
に設定される。次に読み出しサイクルが起こる。これ
は、ＲＡＳ信号が高から低に遷移する時に行アドレスを
入力することにより行われる。次にＣＡＳ信号が高から
低に遷移するときに、カラム・アドレスを入力する。修
正があろうとなかろうと、データをメモリに再び書き込
むためには、ＲＡＳストローブとＣＡＳストローブとが
行およびカラム・アドレスにそれぞれクロックする間
に、読み出しラインを低にしなければならない。
【０００７】図３の、全体が３０と示されているメモリ
・デバイスには、本発明を具体化する構造が図示されて
いる。本構造も、１対のＸ４メモリ３１，３２と、１個
のＸ１メモリ３３とから構成されている。しかしデバイ
ス３０では、３状態バッファ３４が、メモリ３３の出力
ラインに追加されている。３状態バッファ３４は、その
入力をメモリ３３の出力に結合させており、出力をデバ
イス３３の入力ラインに結合させており、制御ラインを
出力許可ラインに結合させている。メモリ３１，３２
も、出力許可ラインを、従来の技術の図１のように接地
させるのではなく、出力許可ラインに結合させている。
・デバイスには、本発明を具体化する構造が図示されて
いる。本構造も、１対のＸ４メモリ３１，３２と、１個
のＸ１メモリ３３とから構成されている。しかしデバイ
ス３０では、３状態バッファ３４が、メモリ３３の出力
ラインに追加されている。３状態バッファ３４は、その
入力をメモリ３３の出力に結合させており、出力をデバ
イス３３の入力ラインに結合させており、制御ラインを
出力許可ラインに結合させている。メモリ３１，３２
も、出力許可ラインを、従来の技術の図１のように接地
させるのではなく、出力許可ラインに結合させている。
【０００８】従来の技術では、２回の別々のサイクルが
必要とされるのと対照的に、図３の構造では、読み出し
−修正−書き込みは１回のサイクル内に行うことができ
る。これを図５のタイミング図に示す。読み出し信号を
高にして、ＲＡＳおよびＣＡＳライン上の信号は、アク
セスされるメモリ・セルの行とアドレスとにそれぞれク
ロックする。同時に、出力許可信号が高となりデータが
メモリから出力される。出力許可をオフにして、読み出
し信号を書き込みモードに移行させることにより、デー
タは同じアドレスに再び書き込まれる（これが読み出し
−修正−書き込みプロセスの機能である）。データ・ラ
イン上にあるデータはその後メモリに記憶される。
必要とされるのと対照的に、図３の構造では、読み出し
−修正−書き込みは１回のサイクル内に行うことができ
る。これを図５のタイミング図に示す。読み出し信号を
高にして、ＲＡＳおよびＣＡＳライン上の信号は、アク
セスされるメモリ・セルの行とアドレスとにそれぞれク
ロックする。同時に、出力許可信号が高となりデータが
メモリから出力される。出力許可をオフにして、読み出
し信号を書き込みモードに移行させることにより、デー
タは同じアドレスに再び書き込まれる（これが読み出し
−修正−書き込みプロセスの機能である）。データ・ラ
イン上にあるデータはその後メモリに記憶される。
【０００９】図３のメモリ３３の動作に関しては、出力
許可ラインはバッファ３４の制御入力に結合されてい
る。それゆえ、出力許可がオンになると、デバイス３３
の出力ラインはバッファ３４によりゲート・オープンさ
れる。出力許可がオフになると、出力からのデータはバ
ッファ３４により禁止される。
許可ラインはバッファ３４の制御入力に結合されてい
る。それゆえ、出力許可がオンになると、デバイス３３
の出力ラインはバッファ３４によりゲート・オープンさ
れる。出力許可がオフになると、出力からのデータはバ
ッファ３４により禁止される。
【００１０】ＰＡＬデバイスを用いて実現された、メモ
リ・デバイス３３の出力部の別の実施方法を図４に示
す。ここでは、低トリガＡＮＤゲート４１がＯＥ入力に
結合されている。ＡＮＤゲート４１の出力は、バッファ
４４の制御入力に結合されている。メモリのＯＵＴ信号
は、第２の低トリガＡＮＤゲート４２とＯＲゲート４３
とを通じて、バッファ４４の入力に結合されている。バ
ッファ４４の出力は反転されて、Ｄ８出力信号となる。
このデバイスのためのＰＡＬプログラミング・コードを
表１に示す。
リ・デバイス３３の出力部の別の実施方法を図４に示
す。ここでは、低トリガＡＮＤゲート４１がＯＥ入力に
結合されている。ＡＮＤゲート４１の出力は、バッファ
４４の制御入力に結合されている。メモリのＯＵＴ信号
は、第２の低トリガＡＮＤゲート４２とＯＲゲート４３
とを通じて、バッファ４４の入力に結合されている。バ
ッファ４４の出力は反転されて、Ｄ８出力信号となる。
このデバイスのためのＰＡＬプログラミング・コードを
表１に示す。
【００１１】
【表１】
【００１２】ＰＡＬが他の目的のためにすでにシステム
内にある場合は、このような実施方法が好ましい場合が
多い。
内にある場合は、このような実施方法が好ましい場合が
多い。
【００１３】本発明の別の実施方法を図６に示す。全体
が５０と示されるこのメモリ構造は３６ビットの構造で
ある。これは３２ビットのデータと４ビットのパリティ
・エラー修正語のためのもので、図３に示されるように
４個のメモリ・デバイス（３０ａ−３０ｄ）から構成さ
れる。現在３２ビットの構造は、それぞれ２個のパリテ
ィ・ビットを有する２個の１６ビット・データ語上で動
作する。しかしこれを１個の３２ビット語構造に改造す
ることができる。
が５０と示されるこのメモリ構造は３６ビットの構造で
ある。これは３２ビットのデータと４ビットのパリティ
・エラー修正語のためのもので、図３に示されるように
４個のメモリ・デバイス（３０ａ−３０ｄ）から構成さ
れる。現在３２ビットの構造は、それぞれ２個のパリテ
ィ・ビットを有する２個の１６ビット・データ語上で動
作する。しかしこれを１個の３２ビット語構造に改造す
ることができる。
【００１４】構造５０は、米国特許第４，６５６，６０
５号に示され、ここに参考文献として含まれている単一
インライン・メモリ・モジュール（ＳＩＭＭ）パッケー
ジに用いることができる。
５号に示され、ここに参考文献として含まれている単一
インライン・メモリ・モジュール（ＳＩＭＭ）パッケー
ジに用いることができる。
【００１５】このように、以上の解説を検証すれば、本
発明により本目的、意図および利点を充分に満たすデバ
イスが提供されたことが当業者には明かであろう。
発明により本目的、意図および利点を充分に満たすデバ
イスが提供されたことが当業者には明かであろう。
【００１６】本発明は特定の実施例に関して解説された
が、以上の解説に照らし合わせて、多くの変更，修正，
改変が可能であることは当業者には明白であろう。従っ
て、このような変更，修正，改変のすべてを添付の請求
項に包含するものとする。
が、以上の解説に照らし合わせて、多くの変更，修正，
改変が可能であることは当業者には明白であろう。従っ
て、このような変更，修正，改変のすべてを添付の請求
項に包含するものとする。
【図１】従来の技術によるメモリ・デバイスのブロック
図である。
図である。
【図２】図１の従来の技術によるメモリ・デバイスの読
み出し−修正−書き込みプロセスのタイミング図であ
る。
み出し−修正−書き込みプロセスのタイミング図であ
る。
【図３】本発明を具体化するメモリ・デバイスのブロッ
ク図である。
ク図である。
【図４】図３の前記メモリ・デバイスを、ＰＡＬ（プロ
グラム可能アレイ論理）を用いて実現した場合の、出力
部のブロック図である。
グラム可能アレイ論理）を用いて実現した場合の、出力
部のブロック図である。
【図５】図３のメモリ・デバイスの読み出し−修正−書
き込みプロセスのタイミング図である。
き込みプロセスのタイミング図である。
【図６】本発明を具体化する３６ビットＳＩＭＭ（単一
インライン・メモリ・モジュール）のためのメモリ・デ
バイスのブロック図である。
インライン・メモリ・モジュール）のためのメモリ・デ
バイスのブロック図である。
【図７】本発明を具体化する３６ビットＳＩＭＭ（単一
インライン・メモリ・モジュール）のためのメモリ・デ
バイスのブロック図である。
インライン・メモリ・モジュール）のためのメモリ・デ
バイスのブロック図である。
３０ メモリ・デバイス ３１，３２ Ｘ４メモリ ３３ Ｘ１メモリ ３４ ３状態バッファ
Claims (6)
- 【請求項１】 １回のサイクルで読み出し−修正−書き
込み手順を行うメモリ・デバイス（図３，３０）であっ
て：入力／出力および出力許可ラインを有する、データ
を記憶するための第１メモリ手段（３１）；入力および
出力を有する、データを記憶するための第２メモリ手段
（３３）；およびデータ転送をゲートするためのバッフ
ァ手段（３４）であって、前記バッファ手段は、前記第
２メモリ手段の前記出力に結合された入力と、前記第２
メモリ手段の前記入力に結合された出力と、前記第１メ
モリ手段の前記出力許可ラインに結合された制御とを有
するところのバッファ手段（３４）；によって構成され
ることを特徴とするメモリ・デバイス。 - 【請求項２】 前記第１メモリ手段が、行アドレス・ス
トローブと、カラム・アドレス・ストローブとからさら
に構成されるところの、請求項１記載のメモリ・デバイ
ス。 - 【請求項３】 前記第２メモリ手段が、行アドレス・ス
トローブと、カラム・アドレス・ストローブとからさら
に構成されるところの、請求項１記載のメモリ・デバイ
ス。 - 【請求項４】 前記バッファ手段が、３状態バッファで
あるところの請求項１記載のメモリ・デバイス。 - 【請求項５】 前記バッファ手段が、プログラム可能ア
レイ論理デバイス（図４）より構成されるところの、請
求項１記載のメモリ・デバイス。 - 【請求項６】 前記プログラム可能アレイ論理デバイス
が：前記第１メモリ手段の前記出力許可ラインに結合さ
れた入力と、出力とを有する第１ＡＮＤゲート（４
１）；前記第２メモリ手段の前記出力に結合された入力
と、出力とを有する第２ＡＮＤゲート（４２）；前記第
２ＡＮＤゲートの前記出力に結合された入力と、出力と
を有するＯＲゲート（４３）；および前記ＯＲゲートの
前記出力に結合された入力と、前記第１ＡＮＤゲートの
前記出力に結合された制御入力と、前記メモリ・デバイ
スの出力に結合された出力とを有する３状態バッファ
（４４）；によって構成されることを特徴とする、請求
項５記載のメモリ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US669812 | 1991-03-15 | ||
| US07/669,812 US5270970A (en) | 1991-03-15 | 1991-03-15 | Memory device having a buffer for gating data transmissions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176183A true JPH07176183A (ja) | 1995-07-14 |
Family
ID=24687846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078747A Pending JPH07176183A (ja) | 1991-03-15 | 1992-03-02 | １サイクルで読み出し−修正−書き込みを行うメモリ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5270970A (ja) |
| EP (1) | EP0503375B1 (ja) |
| JP (1) | JPH07176183A (ja) |
| DE (1) | DE69217259T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978310A (en) * | 1996-06-29 | 1999-11-02 | Hyundai Electronics Industries Co., Ltd. | Input buffer for a semiconductor memory device |
| KR100415192B1 (ko) * | 2001-04-18 | 2004-01-16 | 삼성전자주식회사 | 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229260B1 (ko) * | 1993-09-17 | 1999-11-01 | 사와무라 시코 | 디램 제어회로 |
| WO2006057794A2 (en) * | 2004-11-23 | 2006-06-01 | Monolithic System Technology, Inc. | Transparent error correcting memory that supports partial-word write |
| EP1748374A1 (fr) * | 2005-07-08 | 2007-01-31 | STMicroelectronics SA | Procédé et dispositif de protection d'une mémoire contre les attaques par injection d'erreur |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052513B2 (ja) * | 1981-12-02 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
| US4951251A (en) * | 1985-06-17 | 1990-08-21 | Hitachi, Ltd. | Semiconductor memory device |
| US4761730A (en) * | 1985-07-02 | 1988-08-02 | Honeywell Bull Inc. | Computer memory apparatus |
| US5008886A (en) * | 1989-01-27 | 1991-04-16 | Digital Equipment Corporation | Read-modify-write operation |
-
1991
- 1991-03-15 US US07/669,812 patent/US5270970A/en not_active Expired - Fee Related
-
1992
- 1992-02-27 EP EP92103306A patent/EP0503375B1/en not_active Expired - Lifetime
- 1992-02-27 DE DE69217259T patent/DE69217259T2/de not_active Expired - Fee Related
- 1992-03-02 JP JP4078747A patent/JPH07176183A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978310A (en) * | 1996-06-29 | 1999-11-02 | Hyundai Electronics Industries Co., Ltd. | Input buffer for a semiconductor memory device |
| KR100415192B1 (ko) * | 2001-04-18 | 2004-01-16 | 삼성전자주식회사 | 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0503375A3 (ja) | 1994-02-16 |
| DE69217259T2 (de) | 1997-08-07 |
| EP0503375B1 (en) | 1997-02-05 |
| DE69217259D1 (de) | 1997-03-20 |
| EP0503375A2 (en) | 1992-09-16 |
| US5270970A (en) | 1993-12-14 |
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