JPS6356723B2 - - Google Patents
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- JPS6356723B2 JPS6356723B2 JP55086314A JP8631480A JPS6356723B2 JP S6356723 B2 JPS6356723 B2 JP S6356723B2 JP 55086314 A JP55086314 A JP 55086314A JP 8631480 A JP8631480 A JP 8631480A JP S6356723 B2 JPS6356723 B2 JP S6356723B2
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- current
- logic
- input
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電流切換型集積論理回路の構成法に関
する。
する。
近年集積回路技術の進歩により、極めて高速か
つ高密度の集積回路素子が実現されているが、こ
の集積回路の高速化、高密度化は必然的に一集積
回路あたりの消費電力を増大させるという問題を
はらんでいる。集積回路の消費電力は周知の如
く、電源電圧および論理振幅の大小と密接な関係
があり、低電力素子の実現のため、近年、大規模
集積回路の電源電圧および論理振幅は小さく設計
される傾向にある。しかるにこのような設計思想
においては、概して雑音余裕度が犠牲にされるこ
とが多く、コンピユータシステム設計等の自由度
が奪われるという新たな問題が惹起されている。
しかもこの傾向は今後更に助長されることが予想
され、雑音余裕度確保の為の有効な対策は、集積
回路技術に要求される重要な問題の一つとなつて
いる。
つ高密度の集積回路素子が実現されているが、こ
の集積回路の高速化、高密度化は必然的に一集積
回路あたりの消費電力を増大させるという問題を
はらんでいる。集積回路の消費電力は周知の如
く、電源電圧および論理振幅の大小と密接な関係
があり、低電力素子の実現のため、近年、大規模
集積回路の電源電圧および論理振幅は小さく設計
される傾向にある。しかるにこのような設計思想
においては、概して雑音余裕度が犠牲にされるこ
とが多く、コンピユータシステム設計等の自由度
が奪われるという新たな問題が惹起されている。
しかもこの傾向は今後更に助長されることが予想
され、雑音余裕度確保の為の有効な対策は、集積
回路技術に要求される重要な問題の一つとなつて
いる。
本発明の目的は、従来の回路構成では実現でき
なかつた小振幅電流切換型論理回路における雑音
余裕度の改善に関し、新しい対策の一つを提供す
ることにある。
なかつた小振幅電流切換型論理回路における雑音
余裕度の改善に関し、新しい対策の一つを提供す
ることにある。
本発明による論理回路は、相補出力を有する第
一の電流切換型論理回路の一方の出力が、互いに
回路電流の異なる第二および第三の電流切換型論
理回路に入力され、該第一の電流切換型回路の他
方の出力は該第二および第三の電流切換型論理回
路の基準電圧として供給され、第二の電流切換型
論理回路の一出力と、該出力とは相互に位相の異
なる前記第三の電流切換型論理回路の出力とが、
一端を電源に接台された抵抗性負荷回路の他端に
接続され、該接続点を前記第一の電流切換型論理
回路の基準電圧として接続することにより、該第
一の電流切換型論理回路の入出力特性にヒステリ
シスを持たせるように構成される。
一の電流切換型論理回路の一方の出力が、互いに
回路電流の異なる第二および第三の電流切換型論
理回路に入力され、該第一の電流切換型回路の他
方の出力は該第二および第三の電流切換型論理回
路の基準電圧として供給され、第二の電流切換型
論理回路の一出力と、該出力とは相互に位相の異
なる前記第三の電流切換型論理回路の出力とが、
一端を電源に接台された抵抗性負荷回路の他端に
接続され、該接続点を前記第一の電流切換型論理
回路の基準電圧として接続することにより、該第
一の電流切換型論理回路の入出力特性にヒステリ
シスを持たせるように構成される。
上述の如く本発明の回路は、一論理動作に対し
て閾値が二値を有するよう構成されるためそれら
二値を適当に設定することにより入力信号の各論
理レベルに対して、雑音余裕度を等しく広げるこ
とが可能となり、製造ばらつきおよび外部使用条
件の変動による入力信号の振幅およびレベルのば
らつきに対して極めて安定な動作が期待できる。
このため、論理信号の単なる受信のみならず、従
来方式では十分な雑音余裕度の確保が困難であつ
た一本の信号ラインで送受信の可能な同時双方向
性ドライバー／レシーバー等も、本発明の方式に
より実現可能となる。また本発明は基本的な電流
切換型回路の単純な組合わせで構成可能であるた
め、マスタースライス手法によつても容易に実現
できる利点を併せて有している。
て閾値が二値を有するよう構成されるためそれら
二値を適当に設定することにより入力信号の各論
理レベルに対して、雑音余裕度を等しく広げるこ
とが可能となり、製造ばらつきおよび外部使用条
件の変動による入力信号の振幅およびレベルのば
らつきに対して極めて安定な動作が期待できる。
このため、論理信号の単なる受信のみならず、従
来方式では十分な雑音余裕度の確保が困難であつ
た一本の信号ラインで送受信の可能な同時双方向
性ドライバー／レシーバー等も、本発明の方式に
より実現可能となる。また本発明は基本的な電流
切換型回路の単純な組合わせで構成可能であるた
め、マスタースライス手法によつても容易に実現
できる利点を併せて有している。
以下図面により本発明について詳細な説明を加
える。
える。
電流切換型論理回路は一般に第１図および第２
図に示される如き回路構成を有する。第１図にお
いてVRは基準電圧を示し、通常入力VINの論理振
幅のほぼ中央に設定される。しかるに、第１図の
方式では集積回路の製造ばらつき等により、入力
信号の論理振幅が小さくなり、VRが逆に製造ば
らつき、外部条件等により、低くなつた場合、雑
音余裕は著しく低下する。第２図は従来方法にに
よる差動方式の電流切換型回路で、VIN1，VIN2は
差動入力を示す。ここでこれら二つの入力は、逆
位相であることが前提となる。いまVIN1，VIN2に
は、同時には、いずれか一方にしか雑音がのるこ
とはないと仮定すると、一般に、雑音余裕度は第
１図の回路より大きくなる。しかしながら、逆位
相の雑音がVIN1，VIN2に同時にのる場合、雑音余
裕度は第１図の回路と同程度となり、閾値を越え
る雑音がのる場合は、第１図の回路より、大きな
雑音が出力に発生する。また第２図の回路は入力
信号として常に二本の配線が必要であり、チツプ
間の接続および装置間の信号用として使用するの
は、経済性の面からも最適とは言えない。第３が
本発明の基本的な回路で、第１図および第２図の
回路の欠点を補うべく構成されている。本回路の
基本動作の特徴は、図中の論理ゲートＧ１の基準
電圧VRA1が入力信号の論理動作に対して二値を
とることである。論理ゲートＧ１（以下論理ゲー
トはすべて図中に記したGnで代称する）の出力
Ｏ１，Ｏ２を図の如くＧ２，Ｇ３に接続し、Ｇ
２，Ｇ３の出力のうち、相互に位相の異なる出力
線I1，I2をａ点に接続する。ａ点にはまた、他端
が電源に接続された抵抗の一端が接続されてい
る。Ｇ１のスイツチング動作により、I1又はI2の
どちらか一方が電流オン状態となり、VRA1の値
が決まる。すなわちVIN1が低レベルの時I1がオン
し、ａ点の電位はRriI2できまる。又、VIN1が高
レベルの時、I2がオンし、ａ点の電位は、RriI3
で決まる。この時I2≠I3であればVRA1はVIN1のレ
ベルによつて二値をとることになり、Ｇ１の入出
力特性はヒステリシスを有する。第３図の場合、
I2＜I3であればこのヒステリシス効果は、入力の
各論理レベルの雑音余裕度を増大させるに有効と
なる。ここでRriの値およびI2，I3の値を適当に
選択すれば自由に、ヒステリシスの幅および二つ
の基準電圧レベルを設定できることはいうまでも
ない。第４図に、第３図のＧ１の入出力特性を示
すが、閾値付近で、Ｇ２，Ｇ３が相互に差動する
ため、入力対出力のゲインは極めて高く、雑音余
裕度の拡大には有利な特性であることがわかる。
次に本発明の回路が特に有効性を発揮する同時双
方向性ドライバー／レシーバー回路について、応
用例により、説明を加える。第５図が従来のバス
回路の接続であるが、ドライバーとレシーバーが
独立して存在するため、信号の送受のための布線
は一組のドライバー／レシーバーで必ず二本必要
となる。第６図は同時双方向性ドライバー／レシ
ーバー回路の一般的なブロツク図と接続例を示
す。この方式によれば一本の布線で信号の送受信
が可能であり、布線数が半減することから、経済
性の面での優位性は歴然としている。第７図に、
電流切換型回路による第６図の基本回路を具体的
に示す。これは第６図のＡまたはＢのブロツクに
相当する回路である。第７図中、Ｇ４はドライバ
ー出力用のゲートを示し、Ｇ５はレシーバー回路
オン時とオフ時の基準電圧のレベル切換用のゲー
トを示す。VD1が高レベルの時、I3は電流オフと
なり、Ｇ５の基準電圧VRA2はRr2・ICきまる値と
なり、VD1が低レベルの時、I4はオンとなり、Ｇ
５の基準電圧VRA2はRr2（IC＋I6）で決まる値とな
る。この基本動作により、双方向の同時送受信が
可能となるが、未だ使用上若干の問題を含んでい
る。すなわち本方式では、ドライバー出力とレシ
ーバー入力とが内部で直結（第７図ｃ点）されて
おり、かつ、実使用状馳ではバスラインにより抵
抗出力で成る相手側ドライバー出力とも直結され
るため、抵抗および振幅のばらつきは常に各素子
毎に考えられる最大と最小との組合わせを考慮し
なければならない。このため合成されたバスライ
ンの論理振幅は通常の一個の集積回路内のばらつ
きよりはるかに大きな値となり、雑音余裕度は著
しく低下する。第８図に第７図の回路の実使用状
態（第６図）における過渡特性を示す。本図中領
域、、はVD1が高レベル、、、は
VR1が低レベル時の動作を示す。また、斜線を施
した部分は、相手側ドライバー回路の出力抵抗お
よび振幅、自身のドライバー回路の出力抵抗およ
び振幅、また両素子間のGND偏差等、種々のば
らつきを考慮した場合のｃ点のレベルのばらつき
幅を示している。（ここでは過渡的な反射波の影
響は無視している。）第８図の(1)の動作に注目す
れば、基準電圧（閾値）に対する各論理レベルの
雑音余裕度は極めて小さくなり、誤動作の危険性
が著しく増大するのがわかる。第７図の回路に本
発明の機能を付加したのが第９図に示す回路で、
同様に同時双方向性のドライバー／レシーバー機
能を有する。第９図において、Ｇ８，Ｇ１０，Ｇ
１１が本発明の回路機能を構成する。Ｇ７はドラ
イバーゲート、Ｇ９はVD2のレベルのレベによつ
てＧ８の閾値を変える機能を有するゲートであ
る。VD2が高レベルの時、Ｇ９のトランジスタQ1
がオフとなり、ｄ点の電位はI10又はI11で決まる
電位となり、これがバス信号に対するＧ８の閾値
となる。これを第一レベルと称する。一方DD2が
低レベルの時、Ｇ３のトランジスタQ1はオンと
なりｄ点の電位は前記閾値よりRr3・I9分だけ降
下し、この値がバスの信号に対するＧ８の閾値と
なる。これを第２レベルと称する。第１レベルで
動作時、バス信号が高レベルであればＧ８出力ｅ
は低レベル、出力ｆは高レベルとなりｄ点の電位
はRr3・I11で決まる値となる。逆にバス信号が低
レベルの時、出力ｅおよびｆは反転し、ｄ点の電
位はRr3・I10で決まる値となる。ここでI11＞I10で
あればＧ８の入出力特性はヒステリシスを有す
る。この動作は第４図に示した動作と全く同様で
ある。次にＧ８が第２レベルで動作時、バス信号
が高レベルの時、ドライバーの出力ラインI6には
I7が流れているのでバスの高レベルはDC的には
I7・RBで決まる値となる。この時、ｄ点の電位は
Rr3・（I9＋I11）となる。逆にバス信号が低レベル
の時、バスのレベルは、相手側ドライバー回路の
オン電流と出力抵抗、およびRB、I7とで決まる値
となり、ｄ点の電位はR2（I9＋I10）で決まる値と
なる。ここで同様にI11＞I10であれば、Ｇ８の入
出力特性はヒステリシスを有する。
図に示される如き回路構成を有する。第１図にお
いてVRは基準電圧を示し、通常入力VINの論理振
幅のほぼ中央に設定される。しかるに、第１図の
方式では集積回路の製造ばらつき等により、入力
信号の論理振幅が小さくなり、VRが逆に製造ば
らつき、外部条件等により、低くなつた場合、雑
音余裕は著しく低下する。第２図は従来方法にに
よる差動方式の電流切換型回路で、VIN1，VIN2は
差動入力を示す。ここでこれら二つの入力は、逆
位相であることが前提となる。いまVIN1，VIN2に
は、同時には、いずれか一方にしか雑音がのるこ
とはないと仮定すると、一般に、雑音余裕度は第
１図の回路より大きくなる。しかしながら、逆位
相の雑音がVIN1，VIN2に同時にのる場合、雑音余
裕度は第１図の回路と同程度となり、閾値を越え
る雑音がのる場合は、第１図の回路より、大きな
雑音が出力に発生する。また第２図の回路は入力
信号として常に二本の配線が必要であり、チツプ
間の接続および装置間の信号用として使用するの
は、経済性の面からも最適とは言えない。第３が
本発明の基本的な回路で、第１図および第２図の
回路の欠点を補うべく構成されている。本回路の
基本動作の特徴は、図中の論理ゲートＧ１の基準
電圧VRA1が入力信号の論理動作に対して二値を
とることである。論理ゲートＧ１（以下論理ゲー
トはすべて図中に記したGnで代称する）の出力
Ｏ１，Ｏ２を図の如くＧ２，Ｇ３に接続し、Ｇ
２，Ｇ３の出力のうち、相互に位相の異なる出力
線I1，I2をａ点に接続する。ａ点にはまた、他端
が電源に接続された抵抗の一端が接続されてい
る。Ｇ１のスイツチング動作により、I1又はI2の
どちらか一方が電流オン状態となり、VRA1の値
が決まる。すなわちVIN1が低レベルの時I1がオン
し、ａ点の電位はRriI2できまる。又、VIN1が高
レベルの時、I2がオンし、ａ点の電位は、RriI3
で決まる。この時I2≠I3であればVRA1はVIN1のレ
ベルによつて二値をとることになり、Ｇ１の入出
力特性はヒステリシスを有する。第３図の場合、
I2＜I3であればこのヒステリシス効果は、入力の
各論理レベルの雑音余裕度を増大させるに有効と
なる。ここでRriの値およびI2，I3の値を適当に
選択すれば自由に、ヒステリシスの幅および二つ
の基準電圧レベルを設定できることはいうまでも
ない。第４図に、第３図のＧ１の入出力特性を示
すが、閾値付近で、Ｇ２，Ｇ３が相互に差動する
ため、入力対出力のゲインは極めて高く、雑音余
裕度の拡大には有利な特性であることがわかる。
次に本発明の回路が特に有効性を発揮する同時双
方向性ドライバー／レシーバー回路について、応
用例により、説明を加える。第５図が従来のバス
回路の接続であるが、ドライバーとレシーバーが
独立して存在するため、信号の送受のための布線
は一組のドライバー／レシーバーで必ず二本必要
となる。第６図は同時双方向性ドライバー／レシ
ーバー回路の一般的なブロツク図と接続例を示
す。この方式によれば一本の布線で信号の送受信
が可能であり、布線数が半減することから、経済
性の面での優位性は歴然としている。第７図に、
電流切換型回路による第６図の基本回路を具体的
に示す。これは第６図のＡまたはＢのブロツクに
相当する回路である。第７図中、Ｇ４はドライバ
ー出力用のゲートを示し、Ｇ５はレシーバー回路
オン時とオフ時の基準電圧のレベル切換用のゲー
トを示す。VD1が高レベルの時、I3は電流オフと
なり、Ｇ５の基準電圧VRA2はRr2・ICきまる値と
なり、VD1が低レベルの時、I4はオンとなり、Ｇ
５の基準電圧VRA2はRr2（IC＋I6）で決まる値とな
る。この基本動作により、双方向の同時送受信が
可能となるが、未だ使用上若干の問題を含んでい
る。すなわち本方式では、ドライバー出力とレシ
ーバー入力とが内部で直結（第７図ｃ点）されて
おり、かつ、実使用状馳ではバスラインにより抵
抗出力で成る相手側ドライバー出力とも直結され
るため、抵抗および振幅のばらつきは常に各素子
毎に考えられる最大と最小との組合わせを考慮し
なければならない。このため合成されたバスライ
ンの論理振幅は通常の一個の集積回路内のばらつ
きよりはるかに大きな値となり、雑音余裕度は著
しく低下する。第８図に第７図の回路の実使用状
態（第６図）における過渡特性を示す。本図中領
域、、はVD1が高レベル、、、は
VR1が低レベル時の動作を示す。また、斜線を施
した部分は、相手側ドライバー回路の出力抵抗お
よび振幅、自身のドライバー回路の出力抵抗およ
び振幅、また両素子間のGND偏差等、種々のば
らつきを考慮した場合のｃ点のレベルのばらつき
幅を示している。（ここでは過渡的な反射波の影
響は無視している。）第８図の(1)の動作に注目す
れば、基準電圧（閾値）に対する各論理レベルの
雑音余裕度は極めて小さくなり、誤動作の危険性
が著しく増大するのがわかる。第７図の回路に本
発明の機能を付加したのが第９図に示す回路で、
同様に同時双方向性のドライバー／レシーバー機
能を有する。第９図において、Ｇ８，Ｇ１０，Ｇ
１１が本発明の回路機能を構成する。Ｇ７はドラ
イバーゲート、Ｇ９はVD2のレベルのレベによつ
てＧ８の閾値を変える機能を有するゲートであ
る。VD2が高レベルの時、Ｇ９のトランジスタQ1
がオフとなり、ｄ点の電位はI10又はI11で決まる
電位となり、これがバス信号に対するＧ８の閾値
となる。これを第一レベルと称する。一方DD2が
低レベルの時、Ｇ３のトランジスタQ1はオンと
なりｄ点の電位は前記閾値よりRr3・I9分だけ降
下し、この値がバスの信号に対するＧ８の閾値と
なる。これを第２レベルと称する。第１レベルで
動作時、バス信号が高レベルであればＧ８出力ｅ
は低レベル、出力ｆは高レベルとなりｄ点の電位
はRr3・I11で決まる値となる。逆にバス信号が低
レベルの時、出力ｅおよびｆは反転し、ｄ点の電
位はRr3・I10で決まる値となる。ここでI11＞I10で
あればＧ８の入出力特性はヒステリシスを有す
る。この動作は第４図に示した動作と全く同様で
ある。次にＧ８が第２レベルで動作時、バス信号
が高レベルの時、ドライバーの出力ラインI6には
I7が流れているのでバスの高レベルはDC的には
I7・RBで決まる値となる。この時、ｄ点の電位は
Rr3・（I9＋I11）となる。逆にバス信号が低レベル
の時、バスのレベルは、相手側ドライバー回路の
オン電流と出力抵抗、およびRB、I7とで決まる値
となり、ｄ点の電位はR2（I9＋I10）で決まる値と
なる。ここで同様にI11＞I10であれば、Ｇ８の入
出力特性はヒステリシスを有する。
上記I9，I10，I11，Rr3等、ｄ点の電位を決定す
る回路定数は、相手側ドライバー出力の振幅、抵
抗、相手側素子間とのGND偏差等、諸諸の条件
のばらつき幅と、自身の特性のばらつきを考慮し
て設定されねばならないことはいうまでもない。
る回路定数は、相手側ドライバー出力の振幅、抵
抗、相手側素子間とのGND偏差等、諸諸の条件
のばらつき幅と、自身の特性のばらつきを考慮し
て設定されねばならないことはいうまでもない。
第１０図にVD2，VB2，VOUTR，VRA3の過渡的な
動作を示す。図中、領域、、はVD2が高レ
ベル、、、はVD2が低レベル時の動作を示
す。(1)の動作に注目すればヒステリシス効果によ
り、斜線部で示すバスレベルのばらつきの最悪条
件に対しても第８図に示す動作より、はるかに大
きな雑音余裕度が確保できていることが理解でき
よう。第１１図に第９図Ｇ１の入出力特性を示
す。矢印は動作の方向を示し、斜線部はヒステリ
シスの幅を示す。
動作を示す。図中、領域、、はVD2が高レ
ベル、、、はVD2が低レベル時の動作を示
す。(1)の動作に注目すればヒステリシス効果によ
り、斜線部で示すバスレベルのばらつきの最悪条
件に対しても第８図に示す動作より、はるかに大
きな雑音余裕度が確保できていることが理解でき
よう。第１１図に第９図Ｇ１の入出力特性を示
す。矢印は動作の方向を示し、斜線部はヒステリ
シスの幅を示す。
以上、種々の説明を加えた如く、本発明の回路
は、条件に応じてゲートの入出力特性にヒステリ
シスを持たせることにより、外部条件のばらつき
に対しても必要な雑音余裕度を容易に維持する回
路構成を可能とすることで装置設計における設計
の自由度を向上させるとともに、応用例でも述べ
た如く、小振幅電流切換型回路を使用する装置間
においても、同時双方向性ドライバー／レシーバ
ーの使用を可能にする等、種々の利点を有する。
は、条件に応じてゲートの入出力特性にヒステリ
シスを持たせることにより、外部条件のばらつき
に対しても必要な雑音余裕度を容易に維持する回
路構成を可能とすることで装置設計における設計
の自由度を向上させるとともに、応用例でも述べ
た如く、小振幅電流切換型回路を使用する装置間
においても、同時双方向性ドライバー／レシーバ
ーの使用を可能にする等、種々の利点を有する。
第１図は基本的な電流切換型回路を示す図、第
２図は差動方式による電流切換型回路を示す図、
第３図は本発明の回路の基本的な構成を示す図、
第４図は第３図の回路の入出力特性を示す図、第
５図は従来方式によるバス回路の接続例を示す
図、第６図は同時双方向性ドライバー／レシーバ
ー回路の接続例を示す図、第７図は同時双方向性
ドライバー／レシーバー回路の基本的な構成を示
す図、第８図は第７図の過渡特性を示す図、第９
図は本発明の方式による同時双方向ドライバー／
レシーバー回路の具体例を示す図、第１０図は第
９図の回路の過渡特性を示す図、第１１図は第９
図の回路の入出力特性を示す図である。 VIN1，VIN2……差動入力、G1，G2，G3……ゲ
ート、I1〜I3……電流源。
２図は差動方式による電流切換型回路を示す図、
第３図は本発明の回路の基本的な構成を示す図、
第４図は第３図の回路の入出力特性を示す図、第
５図は従来方式によるバス回路の接続例を示す
図、第６図は同時双方向性ドライバー／レシーバ
ー回路の接続例を示す図、第７図は同時双方向性
ドライバー／レシーバー回路の基本的な構成を示
す図、第８図は第７図の過渡特性を示す図、第９
図は本発明の方式による同時双方向ドライバー／
レシーバー回路の具体例を示す図、第１０図は第
９図の回路の過渡特性を示す図、第１１図は第９
図の回路の入出力特性を示す図である。 VIN1，VIN2……差動入力、G1，G2，G3……ゲ
ート、I1〜I3……電流源。
Claims (1)
- １ 相補出力を有する第一の電流切換型論理回路
の一方の出力は、互いに回路電流の異なる第二お
よび第三の電流切換型論理回路に入力され、該第
一の電流切換型論理回路の他方の出力は該第二お
よび第三の電流切換型論理回路の基準電圧として
供給され、該第二の電流切換型論理回路の一出力
と、該一出力とは位相の異なる前記第三の電流切
換型論理回路の出力とが、一端を電源に接続され
た抵抗性負荷回路の他端に接続され、該接続点を
前記第一の電流切換型論理回路の基準電圧として
接続することにより該第一の電流切換型論理回路
の入出力特性にヒステリシスを持たせたことを特
徴とする集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631480A JPS5711535A (en) | 1980-06-25 | 1980-06-25 | Integrated logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8631480A JPS5711535A (en) | 1980-06-25 | 1980-06-25 | Integrated logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711535A JPS5711535A (en) | 1982-01-21 |
| JPS6356723B2 true JPS6356723B2 (ja) | 1988-11-09 |
Family
ID=13883366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8631480A Granted JPS5711535A (en) | 1980-06-25 | 1980-06-25 | Integrated logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5711535A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100818A (ja) * | 1983-11-07 | 1985-06-04 | Sumitomo Electric Ind Ltd | ヒステリシス付きコンパレ−タ |
| JPH0786909A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体集積回路の出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842969B2 (ja) * | 1978-04-11 | 1983-09-22 | 三菱電機株式会社 | シユミツトトリガ回路 |
-
1980
- 1980-06-25 JP JP8631480A patent/JPS5711535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711535A (en) | 1982-01-21 |
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