JPS6358265A

JPS6358265A - デ−タ取込み装置

Info

Publication number: JPS6358265A
Application number: JP62207348A
Authority: JP
Inventors: ジョン・エル・イースタデー
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1986-08-25
Filing date: 1987-08-20
Publication date: 1988-03-14
Anticipated expiration: 2009-05-11
Also published as: US4835736A; EP0257911A3; EP0257911A2; JPH0635993B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ取込み装置、特にイベント（事象）付
近のデータの「クラスタ化」として知られているように
、注目イベントのｎｉｊ後に生しるデータを取込むデー
タ取込み装置に関する。なお、・イベントとは、被試験
回路内のロジック回路が発生するインストラクション（
命令）の如き多（の信号の組合せの内の１つである。

〔従来の技術〕

回路内で発生したデジタル信号を解析するのに、今日、
ロジック・アナライザが一般的に用いられている。この
ロジック・アナライザは、被試験回路内のロジック回路
が発生した信号を取込んだり、ｄｉ積したりする多くの
機能を実行する。ロジック・アナライザの１つの特定用
途は、回路内のマイクロプロセッサのインストラクショ
ン及びそれによって発生したデータをモニタして、回路
が所望通り動作しているか判１析することである。

モニタ動作の１つの見方として、ロジック・アナライザ
はデータ取込み装置として作用し、イベントの付近で「
クラスタ化された」データ、即ちそのイベントの前後に
生じたデータを取込み、メモリに船積する。まず、イベ
ントが生しるまで、データを連続的に取込み、蓄積する
。限定された容量の取込みメモリでは、メモリがその最
大アドレスに達するまでにイベンＩ−が生じず、かつ蓄
積されなければ、新たなデータの連続した蓄積により、
メモリは１０−ル・オーバ（最大アドレスから最小アド
レスに戻る）」する。ひとたびロール・ン；−バすると
、イベントが取込みを終了させるまで、曲に取込んだデ
ータを新たなデータに書替える。そして、このイベント
自体もメモリに蓄積され、メモリがその最大アドレスに
達するまで、イヘン）　ｔ＆のデータを取込みかつ￥ｊ
積する。よって、このイベントはメモリ記憶位置の中間
に蓄積され、隣接したアドレスにてイベント付近のデー
タがクラスタ化される。

〔発明が解決しようとする問題点〕

従来のデータ取込み装置の欠点は、利用できるクラスタ
化が限定されていることである。単一イベントの付近で
クラスタ化されたデータのみが、取込みメモリの８Ｆｉ
ｋに関係なく永続的に船積できる。いくつかのイベント
の周囲のデータを蓄積するには、データ取込み装置を各
取込みの後に連続的にリセ７）じなければならない。新
たなデータを受けるのに充分篩速に取込みメモリをクリ
アできない場合、いくつかの注目イベントが順次高速　
−に生じると、データを取込みｈ】なってしまう。

従来のデータ取込み装置の第２の欠点は、イベント付近
のクラスタ化されたデータの不つり合な取込みである。

イベントは、任意の中間メモリ・アドレス、即ちメモリ
境界の近く又は離れているアドレスに蓄積できる。イベ
ント前にいくつかのデータ・サンプルを蓄積でき、その
後、より多くのデータ・サンプルを有効に蓄積できる。

前に取込んだデータの実際の値の上に、後から取込んだ
データを書込むので、問題が複雑となってしまう。

これら欠点を克服したデータ取込み装置は、多くのイベ
ント及びそれらのデータを取込み、永続的に＆ｊ　４？
ｉできるように、取込みメモリ内のイベント及びデータ
のマルチ・クラスタ化ができなければムらない、また、
このデータ取込み装置は、各イベントの前後のデータを
できるだけつり合うように取り込まなければならない。

このつり合いにより、充分なデータを取込んで、被試験
回路の動作をＩＷ析できるようにするのを保証する。

したがって本発明の目的は、入力信号の特定組合せとし
て定設された注目イペン］・の付近でクラスタ化された
データを取込む改良されたデータ取込み装置の提供にあ
るや本発明の他の目的は、限定された取込みメモリ内のデー
タ及びイベントをマルチ・クラスタ化するデータ取込み
装置の提供にある。

本発明の更に他の目的は、取込まれ、メモリ内に永続的
に蓄積されたいくつかのイベントの各々の付近のデータ
の取込みをつり合わせたデータ取込み装置の提供にある
。

本発明の他の目的は、市販のロジック回路を用いて、デ
ータ及びイベント用のアドレスを発生するメモリ・ポイ
ンタ回路を有するデータ取込み装置の提供にある。

〔問題点を解決するための手段及び作ＪＩＪ）これら目
的を達成するために、本発明は、メモリ・アドレスを発
生するアドレス発生手段と、このアドレス発生手段を制
御する制御手段とを具えている。制御手段は、データ・
サンプルを蓄積するために一連の繰返しアドレスを発生
するようにアドレス発生手段を指示する。特定のイベン
トが生じ、メモリに蓄積されるまで、この一連の繰返し
により、これらアドレスに以前に書込まれたデータを新
たなデータに書替える０次に、各特定のイベントが蓄積
された後のデータを蓄積するために、一連のアドレスの
続きを発生するように、アドレス発生手段を指示する。

一連のアドレスの続きが完了すると、次の特定のイベン
トの前に次の他の一連の繰返しアドレスを発生すると共
に、各特定のイベントの後に他の一連のアドレスの続き
を発生するように、制御手段はアドレス発生手段を指示
する。この技術により、メモリは、複数の特定イベント
と共に関連したデータを蓄積できる。

実施例においては、アドレス発生手段が複数のデジタル
・カウンタを含んでいる。ここで、第１カウンタは低位
アドレス・ビットを発生し、第２カウンタは高位アドレ
ス・ビットを発生する。制御手段はプログラマブル・ロ
ジック・アレイを含んでおり、各特定イベント前に繰返
しアドレス・シーケンスを発生し、各特定イベント後に
そのアドレス・シーケンスの続きを発生するようにデジ
タル・カウンタを制御する。

本発明の上述及び他の目的、特徴及び効果は添付図を参
照した以下の説明より一層明らかになろう。

〔実施例〕

第１図は、本発明によるデータ取込み装置（１ｏ）の一
部分のブロック図であり、本発明を実現するだめのメモ
リ・ポインタ回路（１２）を含んでいる。

データ取込み装置自体は多（の要素を含んでいるが、メ
モリ・ポインタ回路（１２）の機能を理解するのに必要
な要素のみを図示し、以下に説明する。

被解析回路又は装置からのターゲット情報（データ）ば
、取込みバス（１３）を介してデータ取込み装置（ｌＯ
）に供給される。この情報は、アドレス信号、データ信
号及び制御信号を含んでいる。

この情報は、バス（１３）上で短期間のみ有効なので、
デジタル・ランチ回路（１４）によりこの情報を６４責
、即ちラッチする。このランチ回路（１４）は、データ
取込み装置（１０）内の他の要素と共にシステム・クロ
ック発生器（１６）によりクロックされる。

ラッチされた後、この情報を「解析」して、特定イベン
ト又は特定イベント・シーケンスが発生したかを判１折
する。ワード・リコグナイザ（１８）は情報の組合せイ
ベント（特定のイベント）を認識し、ステート・マシー
ン（２２）はシーケンシャル・イベント（引続いて生じ
るイベントの組合せ）を認識する。イベン］・認識の所
望の形式は、操作者が選択ロジックｌ路（２４）により
選択する。これら要素（１Ｂ）　、　　（２２）及び（
２４）がイベント検出手段となる。これら！ｌｌ！！素
はマイクロプロセッサ（２６）が従来方法で制御するが
、これら要素間の接続は図を簡潔にするため省略する。

（シーケンシャル又は組合せ）イベントを認識すると、
ステート・マシーン（２２）の出力端にあるイベント・
バス（２８）にイベント信号が発生し、このイベント・
バス（２８）によりイベント信号をメモリ・ポインタ回
路（１２）に送る。

認識したイベント及びかかるイベントの前後に発生した
関連データを取込みメモリ　（３４）に蓄積するため、
メモリ・ポインタ回路（１２）は取込みメモリ　（３４
）用のメモリ・アドレスを発生する。

ラッチ回路（１４）からのこれらイベント及びデータは
、各クロック信号毎に、ワード・リコグナイザ（１８）
ばかりではなく、取込みメモリ　（３４）にも直接供給
される。これらイベント及びデータは、メモリ・ポイン
タ回路（１２）がアドレス・バス（３６）を介して供給
したアドレスが示す記憶位置に酌積される。これらアド
レスは、ポインタ動作の２つのモード、即ち、レギュラ
・モード及びクラスタ・モードの一方において発生され
る。レギュラ・モードでは、ポインタ回路（１２）がデ
ータをアドレス（記憶位置）に蓄積して、この蓄積した
データが認識したイベントか否か全判断する。

このデータが認識したイベントでなければ、新たなアド
レスを発生しない。現在のメモリ・アドレスが変化しな
ければ、ランチ回路（１４）がらの次のデータは、同じ
アドレスで前に蓄積されたデータの上に書込まれる。デ
ータがＬ２　Ａｎされたイベントならば、メモリ・アド
レスは増分され、次のデータが新たなアドレスに蓄積さ
れる。よって、ポインタ回路（１２）がレギュラ・モー
ドの際、認識されたイベントのみが取込みメモリ　（３
４）に蓄積される。

しかし、クラスタ・モードにおいて、データ及びイベン
トのクラスタが取込みメモリ　（３４）に台積される。

まず、メモリ・ポインタ回路（１２）はアドレスの繰返
しシーケンスを発生して、各クロック・サイクル毎にデ
ータを取込みメモＵ　　（３４）内の１−循環」バッフ
ァに蓄積する。これらアドレスが繰返すにつれ、このバ
ッファの前に取込んだデータの上に新たなデータを書込
み続ける。イベントが蓄積され、認識されると、メモリ
・ポインタはメモリの新たな記憶場所に移動する。ポイ
ンタ回路（１２）は、アドレスのその後のシーケンスを
発生し、取込みメモリ　（３４）のストレイト・バッフ
ァにデータを蓄積する。上述のその後のシーケンスが完
了した後、ポインタ回路（１２）は、アドレスの他の繰
返しシーケンスを発生し、次のイベントに対するデータ
をａ４？Ｊする。よって、このモードでは、単一の取込
みメモリ内でのイベント付近のデータのマルチ・クラス
タ化が可能になる。

いずれのモードにおいても、マイクロプロセッサ（２６
）がアドレス・バス（３８）及びデータ・バス（４０）
を介して蓄積されたデータ及びイベントを読出せるし、
解析のためにスクリーン上に表示できる。

回路説明メモリ・ポインタ回路（１２）の回路構成を第２図に示
し、この回路の各素子の名称を表１に示す。

勿論、本発明のこの実施例は、車に説明のために示した
ものであり、本発明の要旨を限定することを意図するも
のではない。

素　　　　　　　子　　　　　　　　　　名　　　称ア
ンド・オア・インバータ・ゲート　　　　　　　７４Ｆ
６４遅　ｉＭ　　瞭　　　　　　　　　　　　　　　’
１”ｌ”ＬＤＬ　　７６フリンブ・フロップ　　　　　
　　　　　　　　　　７４Ｆ　　１０９４ビツト・カウ
ンタ　　　　　　　　　　　　　　７４ＡＬＳ５６１プ
ログラマブル・ロジック・アレイ　（ＰＬＡ）　　　　
１６　　Ｒ８Ａ４Ｋ　スタティック　ＲＡＭ　　　　　
　　　　　　　２１４７Ｈインバータ　　　　　　　　
　　　　　　　　　　　７４　　Ｆ’　　０４表１第２図において、カウンタ（４２）　、　　（４４）及
び（４６）は、取込みメモリ　（３４）用のメモリ・ア
ドレスを発生するアドレス発生手段である。カウンタ（
４２）はアドレスの下位部分を発生し、カウンタ（４４
）及び（４６）はアドレスの上位部分を発生する。これ
らアドレス・ビットはアドレス・ハス（３６）に−緒に
リンクされている。以下に説明する如（、プログラマブ
ル・ロジック・アレイ（ＰＬＡ）　　（４Ｂ）がこれら
カウンタの動作を制御する制御手段になる。

カウンタ（４２）は、その最大数１５を通過して他の計
数サイクルを開始する毎にロール・オーバするメモリ・
アドレスの繰返しシーケンスを発生ずる。カウンタ（４
２）は、そのカウンタ・クロック入力端ｃ　ＣＫに、ア
ンド・オア・インバータ・ゲート（５２）からインバー
タ（５３）を介してカウンタ・クロック信号を受りる。

カウンタ（４２）がその最大計数値に達して、次のクロ
ック信号でロー　−ル・オーバしようとするとき、この
カウンタ（４２）は、リップル・キャリー出力ＣＲＣＯ
）を発生して、Ｉ）ＬＡ（４Ｂ）に供給する。１）ＬＡ
（４Ｂ）は、カウンタ（４２）をイネーブル及びディス
エーブルすると共に、その計数も零に同期的にクリアで
きる。

カウンタ（４４）及び（４６）もゲー１−　（５２）か
らＣＣＫ信号を受け、ＰＬＡ（４Ｂ）によりイネーブル
及びディスエーブルされる。カウンタ（４６）は、史に
カウンタ（４４）のクロック・キャリー出力（ＣＣＯ）
信号によりクオリファイされる。この信号を用いてこれ
ら２つのカウンタを一緒にカスケード接続するので、カ
ウンタ（４４）が計数サイクリを完了し、次のクロック
信号にてロール・オーバしようとするとき、カウンタ（
４６）が増分する。カウンタ（４４）及び（４６）の両
ＣＣＯもＰＬＡ（４８）に供給して、いずれかのカウン
タがまさにロール・オーバしようとするとき信号を発す
る。

ゲート（５２）のＣ，ＣＫ倍信号信号源は、選択した動
作モードで決まる。クラスタ・モードにおいて、システ
ム・クロック発生器（１６）がＣＣＫ信号を提供する。

クロック発生器（１６）は、取込みメモリ　（３４）で
の蓄積のためにラッチ回路（１４）にデータをクロック
するので、このクロック発生器（１６）は、カウンタ（
４２）　、　　（４４）及び（４６）もクロックして、
このデータ用のアドレスを発生する。レギュラ・モード
において、イベント・バス（２８）がｃ　ＣＫ　ＩＨ号
を発生する。イベントが認識される毎に、バス（２８）
のイベント信号がカウンタ（４２）　、　　（４４）及
び（４６）をクロックして、このイベント用のアドレス
を発生する。

動作モードは、マイクロプロセッサ（２６）へのコマン
ドで選択し、このマイクロプロセッサ（２６）はプログ
ラミング・バス（５４）を介してポインタ回路（１２）
を制り１１する。このバス（５４）は、ゲート（５２）
に供給されるレジスタ／クラスタ（ＲＵＧ／ＣＬＩＩＳ
Ｔ　）信号を含んでいる。ここで、この信号は第１アン
ド入力端にてイベント信号及びシステム・クロック信号
と組合され、また、インバータ（５５）で反転されて、
第２アンド入力端にてシステム・クロック信号と組合さ
れる。フリップ・フ１コツプ（Ｆ　／　Ｆ　）　　（５
６）にて、イベント・バス（２８）からのイベント信号
自体をランチして、その信号をゲート（５２）に供給す
る。システム・クロック信号は遅延線回路（５８）を介
してゲート（５２ンに供給し、フリップ・フロップ（５
６）を介して遅延されたイベント信号と一致させる。

ＰＬＡ（４８）は、その入力端にて、カウンタ（４２）
　、　　＜４４）及び（４６）の状態、選択された動作
モード、システム・クロック及びイベント信号の到達に
関する通知を受ける。１）ＬＡ（４８）は、更に２つの
付加的信号、即ち、プログラミング・バス（５４）のサ
イクル／非サイクル（Ｃ／ＮＣ）（ご号及びＲＡＭ（６
２）からの取込みメモリ・フル（満杯）（ＡＦ）信号を
受ける。ＡＦ倍信号、取込みメモリ（３４）が満杯であ
り、データのこれ以上の蓄積は前に西積したデータを書
替えてしまうことをＰＬＡに知らせる。Ｃ／ＮＣ信号は
、取込みメモリ　（３４）が満杯のとき、前にクラスタ
化したデータを「サイクル（循環）」するか、無効にす
るかをＰＬＡ（４Ｂ）に伝える。ＲＡ　Ｍ　（６２）を
用いて、取込みメモリ　（３４）が満杯かを判１析する
。

マイクロプロセッサ（２６）は、カウンタ（４２）　。

（４４）及び（４６）が発生した第１アドレスにて１２
ＡＭ　（６２）　ニｏシック１を書込む。このアドレス
は、アドレス・バス（３６）の分岐（６３）を介してＲ
ＡＭ（６２）に供給される。ＲＡＭ（６２）の残りはロ
ジックＯを蓄積している。カウンタ（４２）　。

（４４）及び（４６）を増分して、新たなアドレスを発
生する毎に、システム・クロック発生′ａＬ（１６）に
よりＲＡＭ（６２）のデータをクロックし、ＰＬＡ　（
４Ｂ）はフリップ・フロップ（６４）を介してそのデー
タをＡＦ倍信号して読出す。よって、取込みメモリが循
環して、最初に発生されたアドレスに達するまで、Ａ　
Ｆ信号はロジックＯであり、このアドレスにて、Ａ　Ｆ
信号はロジックｌになる。

ＰＬＡ（４Ｂ）はこの信号を読出し、Ｃ／ＮＣ信号がロ
ジック０だと、「非サイクル」を要求し、メモリ　（３
４）が満杯になると取込みを終了する。−方、Ｃ／ＮＣ
信号が「サイクル」であると、ＰＬＡ（４８）はＡ　Ｉ
＝’信号を無視し、カウンタに新たなアドレスを発生す
るように指示して、前に取込んだデータを書替える。

ポインタ回路（１２）は、この回路による信号伝搬遅延
を一致させるための多くの要素も含んでいる。遅延線回
路（５８）は、フリップ・フロップ（５６）によるイベ
ント信号（ＥＶＥＮＴ）の遅延を併せる他に、インバー
タ（６８）Ｅｌび（７０）！、：よって、ＰＬＡ（４Ｂ
）へのクロック信号（ＣＬ　Ｋ）の伝搬も遅延させる。

この遅延はカウンタ（４２）　、　　（４４）及び（４
６）からの入力信号をイネーブルするので、システム・
クロックによりＰＬＡ（４８）をクロックしてこれら入
力信号を読出す前に、これら入力信号が存在しかつ安定
するようにする。

ポインタ回路（１２）への他の入力信号には、リセット
（Ｒ［５ＥＴ）信号及びプログラム・イネーブル（Ｐ　
Ｅ）信号もある。リセット信号は、電源投入時又はハー
ドウェア・リセット時に発生し、ＰＬＡ（４８）及びカ
ウンタ　（４２）　、　　（４４）　、　　（４６）を
零の初期メモリ・アドレスに設定する。プログラム・イ
ネーブル借りは、カウンタを高インピーダンス状態にし
て、マイクロプロセッサ（２６）がバス（３６）のアド
レスを取込みメモリ　（３４）に与え、かつバス（４ｏ
）により取込みメモリ　（３４）を読出せるようにする
。

回路動作ＰＬＡ（４Ｂ）がメモリ・ポインタ回路（１２）の動作
を制御するが、））ＬＡ（４Ｂ）の人出力信号を第３図
に示す。これらの信号は、その信号名の後に括弧で示し
たロジック状態（Ｈは高でＬは低）において、アクティ
ブである。例えば、低位カウンタのクリア出力信号（Ｌ
ＣＴ）？ＣＬ）は、ロジック状！ぶが低でアクティブで
ある。

一方、低位カウンタのイネーブル信号（ＬＣＴ）ＩＥＮ
Ｂ　）及び上位カウンタのイネーブル信号（ｕｃ１’Ｒ
ｈＮＢ　）は、！コシツク状態が高でアクティブである
。他の出力信号ＥＵＴは、イベントの発生を知らせる信
号であり、ＣＢＵＦは循環バッファにデータが蓄積され
たことを示す信号である。

クラスタ・モード第４図〜第６図は、ポインタ回路（１２）がクラスタ・
モードの際の））ＬＡ（４Ｂ）の状態図、出力図及びメ
モリ図を夫々示す。クロソゲ発生器（１６）は、このモ
ードで、カウンタ（４２）　、　　（４４）及び（４６
）にカウンタ・クロック信号を供給すると共に、いずれ
のモードでも、ポインタ回路（１２）の残りの部分にク
ロック信号を供給する。

電線投入時、又はハードウェア・リセット時に、ＰＬＡ
（４Ｂ）は状！３１になる。最下位カウンタであるカウ
ンタ（４２）は、各クロック・サイクル毎に計数し、ア
ドレス・シーケンスを発生して、各１６クロツク・サイ
クルを繰返す。カウンタ（４４）及び（４６）はイネー
ブルされない。このシーケンスの第１行程にてイベント
が生じないと、ＲＣＯ信号が出力されて（カウンタが次
のクロック・サイクルでロール・オーバする準備ができ
たことを示し）　、ＰＬＡ　（４８）は状態３に移る。

この点にて、アドレス・シーケンスは、各クロック・サ
イクル毎に１サンプルで、１６個のデータ・サンプルを
取込みメモリ　（３４）内に蓄積する。しかし、カウン
タ（４２）がシーケンスの第１パスを完了する前にイベ
ントが生じ、蓄積されると、ＰＬＡ（４８）は状！：、
２に移る。第３の可能性も存在する。すなわち、カウン
タがその最大アドレスを発生し、ＲＣＯ信号が出力され
るときに、イベントが住じ、蓄積されると、ＰＬＡ（４
Ｂ）は、状態４に直接移る。

状態３において、カウンタは再びシーケンスを通過し、
イベントの発生を待って、データ・サンプルを前に取込
んだデータの上に書込む、カランタカ弾１びロール・オ
ーバすると、状態５に移り、ソーケンスを繰返す。次に
、イベントが生じるまで、カウンタは状態３及び５の間
で変化し続ける。

イベントが生じると、ＰＬＡ（４８）は状態３又は５か
ら状態４に移る。この過程において、勿論、このイベン
トに先立つイベント及び１５（１ａ＋のデータ・サンプ
ルは、メモリ内の循環バッファに蓄積され、イベントは
同様にシーケンスの中間アドレスに蓄積される。

一ヒ述の如く、状態２に移ると、そのイベンｌ−以前の
イベント及び１５個未満のデータ・サンプルがメモリ　
（３４）に蓄積される。カウンタ（４２）は、アドレス
を発生し続け、シーケンスの第１バスを完了し、イベン
ト後に生じたデータ・サンプルを蓄積する。このパスが
完了すると、ＲＣＯ信号を出力し、ＰＬＡ（４８）は状
態２から状態４に移る。

状態４において、ＰＬＡ（４Ｂ）は上位カウンタ（４４
）及び（４６）を次のシステム・クロック信号にて増分
するので、これらカウンタはカウンタ（４２）と協同し
て、アドレスの新たなシーケンスを発生する。１６個の
アドレスのこの後続のシーケンスは、イベン斗後に生じ
たデータ・サンプルをメモリ　（３４）内のストレイト
・バッファに蓄積する。ＲＣＯ信号が再び出力して、後
続シーケンスの完了を示すまで、ＰＬＡ（４８）は状態
４に留まる。次に、１）ＬＡ（４８）は状態ｌに戻り、
アドレスの他の繰返しシーケンスを発生する。この過程
において、上位カウンタが再び増分されて、後続シーケ
ンスの後の新たなシーケンスを発生する。

第５図は、各ＰＬＡ状態にてカウンタを操作するために
ＰＬＡ出力信号が発生するときを示す。

例えば状ｇ１において、ＲＣＯ信号及びＥνＨＮＴ信号
が存在すれば、ｔｌｃＴＲＥＮＢ信号が上位カウンタを
イネーブルし、ＰＬＡ（４Ｂ）が直接状態４に移る。

イベントが生じ、後続の一連のアドレスが発生する。次
にカウンタ（４４）は、次のクロック信号にて増分する
。また、カウンタ（４４）がロール・オーバし、ＣＣＯ
信号が出力すると、カウンタ（４６）も増分する。状態
２において、繰返しシーケンスを介して第１パスが完了
した際に、１＜ＣＯ倍信号出力すると、ＵＣＴＲＨＮＢ
信号が上位カウンタ（４４）及び（４６）をイネーブル
する。再び、ＰＬＡ（４８）は状態４に移る。状態３及
び５において、イベントが生じ蓄積されると、ＵＣＴＲ
ＥＮＢ信号が上位カウンタをイネーブルし、ＬＣＴＲＣ
ＬＲ信号が下位カウンタ（４２）をクリアして、ＰＬＡ
（４Ｂ）は状態４に移る。カウンタ（４２）をクリアし
て、上述のイベント・アドレス以上のアドレスのシーケ
ンスとして、前に舊禎されたデータ・サンプルを保護す
る。

そうでなければ、このデータは、このイベントに続くデ
ータにより書替えられてしまう。カウンタ（４４）及び
（４６）を増分し、カウンタ（４２）をクリアすること
により、アドレスの次のシーケンスが異なる記憶位置で
開始する。状態４において、ＲＣＯ信号が出力されて、
カウンタ（４２）が次のクロック・サイクルでロール・
オーバし、アドレスの１＆統のシーケンスを完了するこ
とを示すと、上位カウンタはＵＣＴＲＥＮＢ信号により
再びイネーブルされて、増分する。

１）ＬＡ（４８）の状態２において、２つの特別な場合
、即ち、カウンタ（４２）が１度ロール・オーバする前
にイベントが生じる場合と、２つのイベントが分離した
１６未満のクロック・サイクル（したがってデータ・サ
ンプル）を生じる場合とを扱う。第１の場合において、
ＰＬＡ（４Ｂ）は状！３２に移り、イベントを蓄積し、
そして状態４に移る前にそのシーケンスを完了する。第
２の場合において、ＰＬＡ（４８）は状態４から状態２
に移り、第１イベントに続くアドレス・シーケンスを完
了し、状態４に戻って、第２イベントに続くアドレスの
第２の分離したシーケンスを発生ずる。

第６図は、データ・サンプルをメモリ　（３４）に蓄積
した状態でのＰＬＡ（４Ｂ）の動作を示すメモリ図であ
る。アドレス０から始まり、ＰＬＡ（４Ｂ）は状Ｅｌで
あり、カウンタ（４２）はアドレスの下位ビットを発生
し始めて、データ・サンプルを蓄積する。しかし、カウ
ンタがシーケンスを１度通過する前に、イベントが発生
し、蓄積される。これに応答してＰＬＡ（４Ｂ）は状態
２に移り、アドレスのシーケンスを完了して、イベント
後に生じたデータを蓄積する。カウンタ（４２）のＲＣ
Ｏ信号が出力され、カウンタ（４４）を増分すると共に
カウンタ（４２）を他のシーケンスで動作させることに
よって、１６（囚のアドレスの後続のシーケンスを発生
ずるようにＰＬＡ（４８）は状態２から状態４に移る。

次に、ＰＬＡ（４Ｂ）は、次のり１コツク・サイクルで
再び増分するように上位カウンタ（４４）及び（４６）
をイネーブルすると共に、アドレスの他の繰返しシーケ
ンスを発生するように状態１に戻る。

ＲＣＯ信号が発生する以前のこの時、何らイベントは発
生せず、ＰＬＡ（４Ｂ）は状態３に移る。ここから、イ
ベントが生じ、現在のシーケンスの途中で蓄積されるま
で、ＰＬＡ（４８）は状態５及び３間を移動する。次に
、ＰＬＡ（４Ｂ）はアドレスを次のシーケンスにジャン
プさせて、カウンタ（４４）を増分すると共に、カウン
タ（４２）をクリアすることにより、前のイベント・デ
ータを保護する。現在、ＰＬＡ（４８）は状態４であり
、アドレスを発生して、イベンｌ−後に生じたデータを
蓄積する。

第１イベントに続くシーケンスの１６個のアドレスが発
生し、ＰＬＡが状態２に移る前に、第２イベントが発生
する。ここで、第１後続シーケンスが完了し、状！３４
に戻って、第２イベント用の第２後続シーケンスを発生
する。第２後続シーケンスが完了すると、ＰＬＡ（４Ｂ
）は状！３１に戻り、この過程において再び上位カウン
タを増分させる。

取込みメモリ　（３４）が満杯になるまで、データ及び
イベントを取込みかつ蓄積する処理を持続する。この点
にて、ＡＦ倍信号出力し、ＰＬＡ（４８）は取込みメモ
リ　（３４）による第２サイクルを開始するか、又は現
在のデータを観察するまで停止するかを決定する。この
決定は、プログラミング・ハス（５４）のＣ／ＮＣ信号
の状態により制御する。

メモリに船積されたデータが、イベントの前及び後のど
ちらでそのメモリに船積されたかを、ＣＢｔｌＦＢ号及
びＥνＨＮＴ信号のロジック状態からマイクロプロセッ
サ（２６）が判断する。第１及び第２図において、これ
ら信号はデータ・バス（７２）によりメモリ　（３４）
に供給され、データ及びイベントと共に供給される。こ
れら２つの信号により、マイクロプロセッサ（２６）は
、イベント・アドレスよりも高位のアドレスに袷積され
たデータが先立つデータか、又は後続データかを識別で
きるので、どこからデータの読出しを開始するかを’Ｆ
ＪＩ折できる。例えば、カウンタ（４２）が繰返しシー
ケンスの１バスを行ない、イベントが生じると共に蓄積
されると、そのシーケンスの高位アドレス内のデータは
、先立つデータである。ＥＶＥＮＴ及びＣＢ叶倍信号共
に高ロジック状態であり、メモリ内がｉＮ　ＬＭハソフ
ァであることを示す。マイクロプロセッサ（２６）は、
そのイベントよりも上のアドレス、そして、そのイベン
トよりも低いアドレスのＦ付近Ｊで、続出しを開始する
。ＣＢυＦ信号が出力されていないと、データをメモリ
内のストレイ１〜・バッファに蓄積し、マイクロプロセ
ッサ（２６）は増分するアドレス順にデータを読出す。

レギュラ・モードレギエラ・モードにおいて、イベント・バス（２８）か
らのイベント信号は、カウンタ（４２）。

（４４）及び（４６）へのＣＣＫ信号である。イベント
が検出される毎に、そのイベントはｋｍされ、カウンタ
が増分する。イベント以外のデータが検出されると、イ
ベントが生じて蓄積されるまで、新たなアドレスが発生
せず、データは連続的に車ね書きされる。ついに、各イ
ベントの前後に生した関連データではなく、イベントに
より取込みメモリ　（３４）が満杯になる。

このモードにおいて、ＰＬＡ（４Ｂ）は、カウンタ（４
２）　、　　（４４）及び（４６）をカスケード接続し
、低位カウンタがその最大計数値に達すると、次のＣＣ
Ｋ信号により増分するように上位カウンタをイネーブル
する。

好適な実施例により本発明の原理を図示し、かつ説明し
たが、本発明の要旨を逸脱することなく棟々の変更が可
能なことが明らかであろう０例えば、ここで示した回路
は、集積回路で実現してもよい。また、カウンタは、直
列の如く順次である必要のないアドレス・パターンを発
生する等価回路と置換できる。

〔発明の効果〕

上述の如く本発明によれば、取込みメモリに複数の特定
イベントと、これらイベントの各々の前後のデータを記
憶することができる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は第１図の一部であるメモリ・ポインタ回路の回路図、
第３図は第２図の一部の人出力信号を示す図、第４図、
第５図及び第６図は夫々本発明の詳細な説明する状態図
、第３図の出力図及びメモリ図である。図において、（１８）　、　　（２２）及び（２４）は
イベント検出手段、（３４）は取込みメモリ、（４２）
。（４４）及び（４６）はアドレス発生手段、（４８）は
制御手段である。

Claims

【特許請求の範囲】入力データから各所定イベントを検出するイベント検出
手段と、上記入力データを蓄積する取込みメモリと、該取込みメ
モリ用のアドレスを発生するアドレス発生手段と、上記イベント検出手段が上記各所定イベントを検出し、
該所定イベントが上記取込みメモリに蓄積されるまで、
所定範囲のアドレス信号を繰返し発生すると共に、上記
各所定イベント後のデータを上記取込みメモリに蓄積す
るための上記所定範囲のアドレス信号の続きを発生する
ように上記アドレス発生手段を制御する制御手段とを具え、上記取込みメモリに複数の上記イベント及び該
イベントの前後のデータを蓄積することを特徴とするデ
ータ取込み装置。