JPS6358697A

JPS6358697A - スタテイツク型半導体記憶装置

Info

Publication number: JPS6358697A
Application number: JP61203337A
Authority: JP
Inventors: Mitsuo Isobe; 磯部　満郎; Tetsuya Iizuka; 飯塚　哲哉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は半導体記憶装置、特にスタティック型のラン
ダム−アクセス・メモリに係り、メモリセルから高速に
データの読み出しが行なえるようにした改良に関する。

（従来の技術）第６図は従来のスタティック型ランダム・アクセス・メ
モリ（以下、５−ＲＡＭと称する）の概略的な構成を示
すブロック図である。図において、ＩＯはスタティック
型のメモリセル、ｌＩＡ及び１１Ｂはこれら各メモリセ
ル１０との間でデータの授受を行なうビット線、１２は
上記複数のメモリセル１０を行方向で同時に選択するた
めのワード線、１３は上記ビット線１１Ａ、　ＩＩＢを
電源端子１４に印加される電源電位ＶＤＤで充電する負
荷回路、１５は上記複数のメモリセル１０を列方向で選
択するカラムデコード線、１８Ａ及び１８Ｂはビット線
１１Ａ、　ＩＩＢのデータをセンスアンプ１７に転送す
るビット線選択用のＭＯＳトランジスタ、１８Ａ及び１
８Ｂはセンスアンプ１７の一対の入力端子に接続された
入力線、１９はセンスアンプ１７の出力線である。

第７図は上記従来の５−ＲＡＭにおける負荷回路１３の
具体的な構成を示す回路図である。電源電圧ＶＤＤが印
加される前記電源端子１４と一対のビット線１１Ａ、　
ＩＩＢとの間にはｐチャンネルＭＯＳトランジスタ４１
．４２それぞれのソース、ドレイン間が挿入されている
。上記トランジスタ４１．４２の各ゲートは基準電位（
ｖｓｓ、アース電位）に接続され、両トランジスタ４１
．４２は常時、導通状態にされている。

第８図は上記従来のＳ　−ＲＡ　Ｍにおける各メモリセ
ル１０の具体的な構成を示す回路図である。すなわち、
５１及び５２は転送ゲート用のｎチャンネルＭＯＳトラ
ンジスタ、５３及び５４は駆動用のｎチャンネルＭＯＳ
トランジスタ、５５及び５６は負荷用の高抵抗である。

転送ゲート用のＭｏＳトランジスタ５１．５２の各一端
は一対の各ビット線１１Ａ、　ＩＩＢにそれぞれ接続さ
れ、ゲートはワード線１２に共通に接続されている。駆
動用のＭＯＳトランジスタ５３．５４それぞれのソース
は基準電位ＶＳＳに共通に接続され、互いにゲートとド
レイン間が交差接続され、かつ各ドレインが上記転送ゲ
ート用のＭｏＳトランジスタ５Ｌ　５２の各他端にそれ
ぞれ接続されている。負荷用の高抵抗５５．５６それぞ
れの一端はＭＯＳトランジスタ５８．５４それぞれのド
レインに接続され、他端は電源端子１４に共通に接続さ
れている。ここで、トランジスタ５３と高抵抗５５及び
トランジスタ５４と高抵抗５６はそれぞれインバータを
構成しており、この二つのインバータの人出力を相互に
接続することにより１ビツトのデータをスタティックに
記憶するフリップフロップ回路が構成されている。

第９図は上記従来の５−ＲＡＭにおけるセンスアンプ１
７の具体的な構成を示す回路図である。このセンスアン
プは一般的に、一対のビット線に発生する微少電位差を
高速で増幅するため、図示のような構成にされている。

すなわち、ｐチャンネルＭＯＳトランジスタ６１及び６
２それぞれのソースを前記電源端子１４に共通に接続し
、両トランジスタ６１．６２のゲートを共通に接続し、
このゲート共通接続点をトランジスタ６１のドレインに
接続する。

上記トランジスタ６１のドレインにｎチャンネルＭＯＳ
トランジスタ６３のドレインを接続し、このトランジス
タ６３のソースを基準電位ＶＳＳに接続する。同様に上
記トランジスタ６２のドレインにｎチャンネルＭＯＳト
ランジスタ８４のドレインを接続し、このトランジスタ
６４のソースを基準電位ＶＳＳに接続する。そして、上
記両トランジスタ６３．６４のゲートを前記入力線１８
Ａ、　１８Ｂそれぞれに接続する。そして、増幅された
データはトランジスタ６２と６４の共通ドレインから出
力される。このようなセンスアンプは一般に電流ミラー
負荷型センスアンプと称され、出力駆動能力が高いため
に広く利用されているものである。

このような構成の５−ＲＡＭにおいて、メモリセルｌＯ
に対してデータを書き込むときは、図示しないアドレス
入力、ロウデコーダ、カラムデコーダにより特定のワー
ド線１２及びカラムデコード線１５が選択され、特定の
１個のメモリセル１ｏが選択される。続いて、図示しな
い書き込み回路がらの書込み用データが入力線１８Ａ、
　１８Ｂに与えられる。

このとき、カラムデコード線１５で選択されている一対
のＭＯＳトランジスタＩＢＡ、　１１３Ｂを介してこの
書込み用データがビット線１１Ａ、　ＩＩＢに供給され
ることにより、ビット線１１Ａ％ＩＩＢの一方が“Ｈル
ーベルに、他方が１Ｌ″レベルに設定される。この後、
予め選択されているメモリセル■ｏに対してビット線１
１Ａ、　ＩＩＢの電位に応じたデータの書き込みが行わ
れる。

これに対して読み出し動作は、書き込み動作と同様に特
定のメモリセル１０が選択され、この選択されたメモリ
セル１０から読み出されるデータに応じてビット線１１
ＡＳＩＩＢの電位が変化する。この電位変化はセンスア
ンプ１７の入力線１８Ａ、　１８Ｂに伝えられる。この
後、センスアンプ１７はこの電位差を増幅し、出力端子
１９からメモリセル１０の読み出しデータに対応したデ
ータを出力する。このデータは図示しないデータ出力回
路を通じて外部に出力される。

ところで、５−ＲＡＭにおいて通常使用される電源電圧
ＶＤＤは＋５Ｖである。しかし、最近では５−ＲＡＭが
使用されるシステムを小型軽量化するため、電池による
動作が要求されることが多くなっている。そして、例え
ば３ｖの電池動作を保証するためには、第７図に示した
負荷回路１３で使用されるＭＯＳトランジスタ４１．４
２としてはｐチャンネルのものを使わざるを得ない。す
なわち、ｐチャンネルＭＯＳトランジスタの代わりにｎ
チャンネルのものを使用すると、ビット線１１Ａ１１１
Ｂの電位は電源電圧＋３ｖからバックゲート効果を加味
したｎチャンネルＭＯＳトランジスタの閾値電圧だけ低
い電位に低下する。すなわち、ビット線１１Ａ、　ＩＩ
Ｂの電位は例えば＋１．５ｖ以上には高くならない。こ
のような電位では正しくデータの書き込み、読み出しを
行なうことができない。

他方、ＭＯＳトランジスタ４１．４２としてｐチャンネ
ルのものを使用した場合、ｐチャンネルＭＯＳトランジ
スタの閾値電圧が負極性であるため、負荷回路１３にお
ける電圧降下は発生しない。このため、・ビット線１１
Ａ、　ＬＩＢのいずれか一方の電位は電源電圧＋３Ｖま
で上昇し、正しいデータの書き込み、読み出しが行なえ
ることになる。

ところで、従来ではビット線１１Ａ、　ＩＩＢに対する
負荷としてｐチャンネルＭ　ＯＳ　、トランジスタを使
用しているため、メモリセル１０からの読み出しデータ
がビット線１１Ａ、　ＩＩＢに出力されたとき、その電
位は電源電圧かられずかしか低下しない。

その理由は、メモリセルｌＯを構成する駆動用ＭＯＳト
ランジスタ５３．５４の大きさには制限があり、むやみ
に大きくすることができないからである。

従って、“Ｌ＃レベルに低下する方のビット線電位は電
源電圧かられずかしか低下しない。例えば、電源電圧が
＋５ｖのときに一方のビット線電位は＋５ｖとなり、他
方のビット線電位は＋４．５ｖ程度となる。センスアン
プ１７はこのわずかな電位差を高速に増幅する必要があ
る。しかし、第９図のような構成のセンスアンプは電源
電圧ＶＤＤと基準電位ＶＳＳとのほぼ中間の電位付近の
入力電位でその感度が最も高くなるように設計されてい
る。このため、従来の５−ＲＡＭでは電源電圧付近でビ
ット線電位が変化するために、ビット線の電位差を高速
に増幅することができず、データ読み出しが高速に行な
えないという欠点がある。

（発明が解決しようとする問題点）このように従来の記憶装置ではセンスアンプの入力電位
を下げることができないためにデータ読み出しが高速に
行なえないという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は通常電圧よりも低い電源電圧でも安定
に動作し、かつ通常電源電圧でも高速に動作させること
ができるスタティック型半導体記憶装置を提供すること
にある。

［発明の構成］（問題点を解決するための手段）この発明のスタティック型半導体記憶装置は、データ記
憶用の複数のスタティック型メモリセルと、上記各メモ
リセルとの間でデータの授受を行なうビット線と、上記
ビット線に接続された負荷回路と、上記メモリセルから
データを読み出す際に上記ビット線に生じる電位を増幅
するセンスアンプと、上記センスアンプの入力端子に発
生する電位を所定電位だけ低下させる電位低下手段とか
ら構成されている。

（作用）この発明のスタティック型半導体記憶装置では、電位低
下手段でセンスアンプの入力端子に発生する電位を所定
電位だけ低下させることにより、センスアンプを感度が
最も高い所で動作させるようにしている。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るスタティック型半導体記憶装置
の構成を示すブロック図である。図において、１０はス
タティック型のメモリセル、１１Ａ及びＩＩＢはこれら
各メモリセル１０との間でデータの授受を行なうビット
線、１２は上記複数のメモリセル１０を行方向で同時に
選択するためのワード線、１３は上記ビット線１１Ａ、
　ＩＩＢを電源端子１４に印加される電源電圧ＶＤＤで
充電する負荷回路、１５は上記複数のメモリセル１０を
列方向で選択するカラムデコード線、１６Ａ及び１８Ｂ
はビット線１１Ａ及び１１Ｂのデータをセンスアンプ１
７に転送するビット線選択用のＭＯＳトランジスタ、１
８Ａ及び１８Ｂは上記センスアンプ１７の一対の入力端
子に接続された入力線、１９はセンスアンプ１７の出力
線、２０はロウアドレスバッファ、２１はこのロウアド
レスバッファ２０の出力に応じて前記ワード線１２を選
択駆動するロウデコーダ、２２はカラムアドレスバッフ
ァ、２３はこのカラムアドレスバッファ２２の出力に応
じて前記カラムデコード線１５を選択駆動するカラムデ
コーダ、２４は前記センスアンプ１７から出力される読
み出しデータ及び外部から供給される書き込ろ用データ
を一時的に記憶するＩ１０バッファ、２５はこのＩ１０
バッファ２４で記憶されている書き込み用データが供給
され、データの書き込み時にこの書き込み用データに応
じて前記センスアンプ１７の入力線１８Ａ及び１８Ｂの
電位を設定する書き込み回路である。

この実施例装置ではさらに前記センスアンプ１７の一対
の各入力線１８Ａ、　１８Ｂと基準電位ＶＳＳとの間に
電位低下回路３０Ａ、　３０Ｂそれぞれが接続されてい
る。上記同電位低下回路３０内にはｎチャンネルＭＯ８
トランジスタ３１が設けられており、このトランジスタ
３１のソースは基準電位ＶＳＳに接続され、ドレイン及
びゲートは入力線１８に共通に接続されている。

なお、この実施例装置における負荷回路１３、メモリセ
ル１０、センスアンプ１７それぞれの具体的な回路構成
は前記第７図、第８図、第９図の場合と同様にされてい
る。

このような構成において、メモリセル１０からデータを
読み出すときは、ロウデコーダ２１の出力により特定の
ワード線１２が、また、カラムデコーダ２３の出力によ
り特定のカラムデコード線１５が選択され、特定の１個
のメモリセル１０が選択される。

ここで予め全てのビット線１１Ａ、　ＩＬＢは前記第７
図の具体回路で示される負荷回路１３内のｐチャンネル
ＭＯＳトランジスタ４１．４２により電源電位ＶＤＤに
充電されている。そして、この状態で１個のメモリセル
１０が選択されると、選択メモリセルから読み出される
データに応じて、このセルが接続されているビット線１
１Ａ、　ＩＩＢの電位が変化する。このとき、ビット線
ＩＬＡ、　ＩＩＢのいずれか一方の電位は電源電位ＶＤ
Ｄから変化しないが、他方の電位は読み出しデータに応
じて電源電位ＶＤＤかられずかに低下する。ここで、セ
ンスアンプ１７の入力！１８Ａ、　１８Ｂそれぞれと基
’４Ｍ位ＶＳＳとの間には電位低下回路３０Ａ、　３０
Ｂが接続されている。これら各電位低下回路３０Ａ、　
３０Ｂでは、ｎチャンネルＭＯＳトランジスタ３１のド
レイン及びゲート電位が基準電位ＶＳＳとこのトランジ
スタ３１の閾値電圧の和の電圧以上になると、このトラ
ンジスタ３１が導通し、入力線１８Ａ、　１８Ｂそれぞ
れと基準電位ＶＳＳとの間に電流経路を形成する。従っ
て、データ読み出し時に、カラムデコーダ２３の出力に
より特定のカラムデコード線１５が選択されて１組のト
ランジスタ１８Ａ、　１８Ｂが導通し、ビット線１１Ａ
、　ＩＩＢと入力線１８Ａ、　１８ＢがトランジスタＩ
６Ａ、　ｌ１３Ｂを介して接続されると、データの読み
出しが行われたビット線１１Ａ、　ＩＩＢそれぞれの電
位は当初の電位から低下する。すなわち、人力線１８Ａ
、　１８Ｂにおける１”レベル電位及び“０”レベル電
位はいずれもビット線１１Ａ１１１Ｂにおける電位から
低下する。この電位低下は負荷回路１３内のトランジス
タ４１．４２と電位低下回路３０内のトランジスタ３１
の寸法比、すなわち、チャンネル長やチャンネル幅など
の比に応じてなされ、この比の設定により電位低下後の
入九電位をセンスアンプ１７が最も感度が高い付近の電
位にすることができる。例えば、電位低下回路３０Ａ１
３０Ｂが設けられていないときにデータ読み出し後のビ
ット線１１Ａ、　ＩＩＢの“ｌ”レベル電位が＋５Ｖ、
“０“　レベル電位が＋４．５ｖとすると、電位低下回
路３０Ａ、　３０Ｂを設けたときにこれらの電位をそれ
ぞれ例えば２Ｖだけ低下した＋３Ｖ。

十２．５Ｖにすることができる。このような入力電位は
センスアンプ１７で最も感度が高い＋２．５Ｖ付近の入
力電位にほぼ一致する。

従って、この後、センスアンプ１７は入力線１８Ａ１１
ｇＢ相互間の電位差を高感度で増幅し、出力端子１９か
らはメモリセル１０の記憶データが高速に出力される。

また、この読み出しデータはＩ１０バッファ２４を介し
て外部に出力される。

このように上記実施例装置では、負荷回路１３を閾値電
圧による電圧降下が発生しないｎチャンネルＭＯＳトラ
ンジスタで構成しているので、ビット線１１Ａ、　ＬＩ
Ｂの電位は電源電圧ＶＤＤまで上昇する。従って、低い
電源電圧でも安定した動作を行なわせることができる。

さらに、電位低下回路３０を設けたことにより、入力電
位をセンスアンプ１７が最も感度が高い付近の電位に設
定することができるので、通常の高い電源電圧で動作さ
せた場合でも高速にデータを読み出すことができる。

第２図ないし第４図はそれぞれこの発明の他の実施例に
よる記憶装置で使用される電位低下回路３０の構成を示
す回路図である。

第２図の実施例装置で使用される電位低下回路３０では
ｎチャンネルＭＯＳトランジスタ３１のゲートをセンス
アンプ１７の入力線１８に接続する代わりに電源端子１
４に接続して、人力線１８の電位とかかわりなく常時、
導通させるようにしたものである。

第３図の実施例装置で使用される電位低下回路３０では
前記ｎチャンネルＭＯＳトランジスタ３１の代わりにＰ
チャンネルＭ　ＯＳ　トランジスタ３２を使用するよう
にしたものである。この場合、このトランジスタ３２の
ゲートは基準電位ＶＳＳに接続される。

第４図の実施例装置で使用される電位低下回路３０では
前記ｎチャンネルＭＯＳトランジスタ３１の代わりに抵
抗３３を使用するようにしたものである。

ところで、上記第１図ないし第４図の各実施例装置では
、データ書き込み時に書き込み回路２５により入力線１
８Ａ、１８Ｂのいずれか一方の電位が“Ｈ”レベル、他
方が“Ｌ″レベル設定される。

すると、電位低下回路３０を設けたことにより、書き込
み回路２５により“Ｈ″レベル電位されている方の入力
線１８から電位低下回路３Ｄを介して電流が流れる。こ
のことは、データの書き込み時における消費電力の増大
を招く。

第５図は上記のようなデータ書き込み時における消費電
力の増大の発生を防止するよう゛にした、この発明のさ
らに他の実施例の構成を示すブロック図である。

この実施例装置では、前記電位低下回路３０Ａ、３０Ｂ
内のｎチャンネルＭＯＳトランジスタ３１のゲートにラ
イトイネーブル信号ＷＥを供給し、この信号ＷＥに基づ
いてトランジスタ３１を導通制御するようにしたもので
ある。ここで、このライトイネーブル信号ＷＥはデータ
の書き込み時にのみアクティブ（“Ｌ゛レベルにされる
ような信号であり、図示しないがこの信号ＷＥにより前
記書き込み回路２５などの動作が制御されている。

この実施例の場合、トランジスタ３１は信号ＷＥがノン
・アクティブにされているとき、すなわちデータの読み
出し時にのみ導通状態にされる。従って、信号ＷＥがア
クティブにされているデータ書き込み時には、入力線１
８Ａ、　１８Ｂから基準電位ＶＳＳへの電流経路が発生
せず、無駄な電力消費が押えられる。なお、この実施例
ではｎチャンネルＭＯＳトランジスタ３１の代わりにｐ
チャンネルＭＯＳトランジスタを使用することもできる
。その場合、このｐチャンネルＭＯＳトランジスタのゲ
ートには信号ＷＥを供給する。

なお、上記実施例では、メモリセルが第８図に示される
ように高抵抗を負荷として使用した４トランジスタ、２
抵抗の構成である場合について説明したが、これは高抵
抗負荷の代わりにトランジスタを使用する６トランジス
タ構成のものを使用するようにしてもよい。

［発明の効果コ以上説明したようにこの発明のスタティック型半導体記
憶装置では、通常電圧よりも低い電源電圧でも安定に動
作し、かつ通常電源電圧でも高速に動作するという効果
を得ることができる。また、この種の記憶装置において
、ビット線電位と信号振幅の設定は、メモリセルからセ
ンスアンプ出力までの遅延時間の短縮に重要な関係があ
る。従来ではこのビット線電位と信号振幅の設定を負荷
回路のみでしか行なえないが、この発明の記憶装置では
電位低下手段を用いても行なうことができ、これにより
設計の自由度が増すという効果も得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図ないし第４図はそれぞれこの発明の他の実施例の
要部の構成を示す回路図、第５図はこの発明のさらに他
の実施例の構成を示すブロック図、第６図は従来装置の
構成を示すブロック図、第７図ないし第９図はそれぞれ
上記従来装置並びに上記各実施例装置の一部を具体的に
示す回路図である。１０・・・メモリセル、ＩＩＡ、　ＩＩＢ・・・ビット
線、１２Ａ。１２Ｂ・・・ワード線、１３・・・負荷回路、１４・・
・電源端子、１５・・・カラムデコード線、１６Ａ、　
１６Ｂ・・・ビット線選択用のＭＯＳトランジスタ、１
７・・・センスアンプ、１８Ａ、　１８Ｂ・・・入力線
、１９・・・出力線、２ｏ・・・ロウアドレスバッファ
、２１・・・ロウデコーダ、２２・・・カラムアドレス
バッファ、２３・・・カラムデコーダ、２４・・・Ｉ１
０バッファ、２５・・・書き込み回路、３ｏ・・・電位
低下回路、３１・・・ｎヤンネルＭＯＳトランジスタ、
３２・・・ｎヤンネルＭＯＳトランジスタ、３３・・・
抵抗。出願人代理人　弁理士　鈴江武彦第２図第３図第４図

Claims

【特許請求の範囲】

（１）データ記憶用の複数のスタティック型メモリセル
と、上記各メモリセルとの間でデータの授受を行なうビ
ット線と、上記ビット線に接続された負荷回路と、上記
メモリセルからデータを読み出す際に上記ビット線に生
じる電位を増幅するセンスアンプと、上記センスアンプ
の入力端子に発生する電位を所定電位だけ低下させる電
位低下手段とを具備したことを特徴とするスタティック
型半導体記憶装置。
（２）前記電位低下手段がゲートとドレイン間が接続さ
れ、前記センスアンプの入力端子と基準電位との間に接
続されたｎチャンネルＭＯＳトランジスタで構成されて
いる特許請求の範囲第１項に記載のスタティック型半導
体記憶装置。
（３）前記電位低下手段がゲートが所定電位に接続され
、前記センスアンプの入力端子と基準電位との間に接続
されたｎチャンネルＭＯＳトランジスタで構成されてい
る特許請求の範囲第１項に記載のスタティック型半導体
記憶装置。
（４）前記電位低下手段がゲートとドレイン間が接続さ
れ、前記センスアンプの入力端子と基準電位との間に接
続されたｐチャンネルＭＯＳトランジスタで構成されて
いる特許請求の範囲第１項に記載のスタティック型半導
体記憶装置。
（５）前記電位低下手段が前記センスアンプの入力端子
と基準電位との間に接続された抵抗で構成されている特
許請求の範囲第１項に記載のスタティック型半導体記憶
装置。
（６）前記電位低下手段が前記センスアンプの入力端子
と基準電位との間に接続され、前記メモリセルでデータ
の読み出しが行われる時にのみ導通するｎチャンネルＭ
ＯＳトランジスタで構成されている特許請求の範囲第１
項に記載のスタティック型半導体記憶装置。
（７）前記電位低下手段が前記センスアンプの入力端子
と基準電位との間に接続され、前記メモリセルでデータ
の読み出しが行われる時にのみ導通するｐチャンネルＭ
ＯＳトランジスタで構成されている特許請求の範囲第１
項に記載のスタティック型半導体記憶装置。