JPS6043294A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6043294A JPS6043294A JP58150506A JP15050683A JPS6043294A JP S6043294 A JPS6043294 A JP S6043294A JP 58150506 A JP58150506 A JP 58150506A JP 15050683 A JP15050683 A JP 15050683A JP S6043294 A JPS6043294 A JP S6043294A
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- Japan
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- memory device
- pair
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、センス動作の高速化された半導体メモリ装置
に関する。
に関する。
第１図は、従来の半導体メモリ装置のカラムのセンス方
式の一例を示す図で、ＢＬ 、 ＢＬはマトリクス配列
した図示しないメモリのうち指定するメモリのカラム（
列）に連らなるビット線である。これらのカラムは多数
形成されておシ、カラム選択４６号ＣＤによシ制御され
る１対のトランジスタＱ３＋Ｑ４のトランスファダート
からなるカラム選択部ノ１によシ、所定のカラムが選択
され、１対のデータ線ＤＬ、ＤＬにその出力が出力され
る。
式の一例を示す図で、ＢＬ 、 ＢＬはマトリクス配列
した図示しないメモリのうち指定するメモリのカラム（
列）に連らなるビット線である。これらのカラムは多数
形成されておシ、カラム選択４６号ＣＤによシ制御され
る１対のトランジスタＱ３＋Ｑ４のトランスファダート
からなるカラム選択部ノ１によシ、所定のカラムが選択
され、１対のデータ線ＤＬ、ＤＬにその出力が出力され
る。
このデータ藤１）Ｉ、 、 ＤＬはセンスアンプＳ／Ａ
の１対の差動入力端の入力線となっている。また、デー
タＭｉ ＤＬ ｒ ＤＬに接続されたカラム選択Ｈｓｌ
ｉの全てが非動作状態の場合に、データ線ＤＬ 、 Ｄ
Ｌの電位が中間電位でフローティング状態にならないよ
うにするため、正電源Ｖｃｃとデータ線ＤＬ 、 ＤＬ
との間にいわゆるプルアップ用の１対の負荷用Ｍｉｓ
）ランジスタＱ１ ＋ Ｑ２ が設けられている。
の１対の差動入力端の入力線となっている。また、デー
タＭｉ ＤＬ ｒ ＤＬに接続されたカラム選択Ｈｓｌ
ｉの全てが非動作状態の場合に、データ線ＤＬ 、 Ｄ
Ｌの電位が中間電位でフローティング状態にならないよ
うにするため、正電源Ｖｃｃとデータ線ＤＬ 、 ＤＬ
との間にいわゆるプルアップ用の１対の負荷用Ｍｉｓ
）ランジスタＱ１ ＋ Ｑ２ が設けられている。
この１対のＭＯＳ ）シンジスタＱｌ 、Ｑ２は、互い
のダートが共通接続され、その共通接続点が一方のＩｖ
ｌｌＯ３トランジスタＱｌのドレインに接続されたイ３
”４成となっている。
のダートが共通接続され、その共通接続点が一方のＩｖ
ｌｌＯ３トランジスタＱｌのドレインに接続されたイ３
”４成となっている。
ここで、データ勝ＤＬ 、 ＤＬにカラムからある（ｇ
号が入力されている場合について考えると、データ線Ｄ
Ｌ 、 ＤＬの電位は上記信号の電位と１対の負荷用Ｍ
Ｏ８）ランジスタＱ１＋Ｑ２ よシ決まるある電位とな
る。
号が入力されている場合について考えると、データ線Ｄ
Ｌ 、 ＤＬの電位は上記信号の電位と１対の負荷用Ｍ
Ｏ８）ランジスタＱ１＋Ｑ２ よシ決まるある電位とな
る。
ところが、このような回路において、ゆっ〈シとしたロ
ングサイクル動作をさせた場合について考えると、この
回路のある読み出し動作から次の読み出し動作までの期
間は、データ肪ＤＬ 、 ＤＬからカラムが全て′切シ
ｈｃされた状態となシ、この際に、ゾルアップ用のＭＯ
Ｓ ）ランゾスタＱｉｓＱｘは、オフ状態にあるとはい
え、宰 サブスレッシュホールドレベルで微小電流によシ体々に
正電源電圧ＶＣＣにまでデータ線ＤＬ 。
ングサイクル動作をさせた場合について考えると、この
回路のある読み出し動作から次の読み出し動作までの期
間は、データ肪ＤＬ 、 ＤＬからカラムが全て′切シ
ｈｃされた状態となシ、この際に、ゾルアップ用のＭＯ
Ｓ ）ランゾスタＱｉｓＱｘは、オフ状態にあるとはい
え、宰 サブスレッシュホールドレベルで微小電流によシ体々に
正電源電圧ＶＣＣにまでデータ線ＤＬ 。
扉をプルアップしてゆく。
ところで一般に、センスアンプＳ／Ａの差動入力型増幅
回路は入力信号電圧が正電源電圧ＶＣＣに近づくと枚め
てセンス感度が悪くなシ、センス速度も遅くな、る傾向
がある。
回路は入力信号電圧が正電源電圧ＶＣＣに近づくと枚め
てセンス感度が悪くなシ、センス速度も遅くな、る傾向
がある。
従って、メモリ装置を速いサイクルで動作させる場合に
は、データラインＤＬ 、 ＤＬが正電源の電圧にまで
上昇しガいうちにカラムからの次の信号が入力するため
特に大幅なセンス動作速度の低下を引き起こすことはな
いが、ロングサイクル動作時には、一旦正電源電圧ＶＣ
Ｃにまで上昇したデータラインＤＬ 、 ＤＬの電圧が
センスアンプＳ／Ａが十分なセンス機能を回復できる電
圧にまで下がるのに時間を要し、センス感度の低下およ
び動作速度の低下が目立つものであった。
は、データラインＤＬ 、 ＤＬが正電源の電圧にまで
上昇しガいうちにカラムからの次の信号が入力するため
特に大幅なセンス動作速度の低下を引き起こすことはな
いが、ロングサイクル動作時には、一旦正電源電圧ＶＣ
Ｃにまで上昇したデータラインＤＬ 、 ＤＬの電圧が
センスアンプＳ／Ａが十分なセンス機能を回復できる電
圧にまで下がるのに時間を要し、センス感度の低下およ
び動作速度の低下が目立つものであった。
第２図に示す回路は、従来の半導体メモリ装ｂ′よの他
の一例を示すものである。この場合は、カラム選択部１
１にをいてカラムからの信号を差動増幅回路夙によって
一旦増幅し、との」・Ｎ幅された出力をデータ線ＤＬ
、 Ｗに供給するようにしたものである。このカラム選
択部１ノにおいて、一端が正電源Ｖ。０に接続されたカ
レントミラー型構成の１対のトランジスタＱｌ’ ＋
Ｑ２’が差動増幅回路の出力負荷で、この１対のトラン
ジスタＱ！’ｔ （ｈ’のそれぞれに直列接続された１
対のＭＯＳ ）う／ジスタＱ３’ｌＱ４’がカラム選］
ｊぐ信号ＣＤによシ制御されるトランスファダートで、
このトランジスタＱ３’ｌＱ４’のそれぞれに直列接続
したトランジスタＱｓ’＋Ｑ６’はダートにビット線Ｂ
Ｌ 、 ＢＬが接続された増幅用トランジスタである。
の一例を示すものである。この場合は、カラム選択部１
１にをいてカラムからの信号を差動増幅回路夙によって
一旦増幅し、との」・Ｎ幅された出力をデータ線ＤＬ
、 Ｗに供給するようにしたものである。このカラム選
択部１ノにおいて、一端が正電源Ｖ。０に接続されたカ
レントミラー型構成の１対のトランジスタＱｌ’ ＋
Ｑ２’が差動増幅回路の出力負荷で、この１対のトラン
ジスタＱ！’ｔ （ｈ’のそれぞれに直列接続された１
対のＭＯＳ ）う／ジスタＱ３’ｌＱ４’がカラム選］
ｊぐ信号ＣＤによシ制御されるトランスファダートで、
このトランジスタＱ３’ｌＱ４’のそれぞれに直列接続
したトランジスタＱｓ’＋Ｑ６’はダートにビット線Ｂ
Ｌ 、 ＢＬが接続された増幅用トランジスタである。
ところで、このようなカラム選択部１ノかバ１動増幅回
路塾を構成している場合でｒ、ｊ：、差動増幅回路里の
負荷となるカレントミラー型構成の１対のトランジスタ
Ｑｌ’ｌ Ｑ２’がデータン顛ＤＬ 。
路塾を構成している場合でｒ、ｊ：、差動増幅回路里の
負荷となるカレントミラー型構成の１対のトランジスタ
Ｑｌ’ｌ Ｑ２’がデータン顛ＤＬ 。
■のゾルアップ用の負荷トランジスタとして作用する。
すなわち、第２図の回路の場合においても゛、ロングサ
イクル動作時にデータ線ＤＬ 。
イクル動作時にデータ線ＤＬ 。
ＤＬに連らなる全てのトランスファケゝ−トがオフ状態
となると、負荷用ＭＯ８）ランジスタＱ１′。
となると、負荷用ＭＯ８）ランジスタＱ１′。
Ｑ２’のドレインすなわち差動増幅回路部の出力線とな
るデータ線ＤＬ 、 ＤＬが電源電圧ＶＣＣにまでプル
アップされ、差動増幅回路塾およびセンスアンプＳ／Ａ
の感度が低くなシ、カラムからの信号が入力した場合
にデータ線ＤＬ 、 ＤＬが下がるのに時間を叙して、
センス動作速度の低下を引き起こすものであった。
るデータ線ＤＬ 、 ＤＬが電源電圧ＶＣＣにまでプル
アップされ、差動増幅回路塾およびセンスアンプＳ／Ａ
の感度が低くなシ、カラムからの信号が入力した場合
にデータ線ＤＬ 、 ＤＬが下がるのに時間を叙して、
センス動作速度の低下を引き起こすものであった。
本発明は、上記のような点に鑑みなされたもので、ロン
グサイクル動作時に２けるセンス速反とセンス感度の改
善された半導体メモリ装置を提供しようとするものであ
る。
グサイクル動作時に２けるセンス速反とセンス感度の改
善された半導体メモリ装置を提供しようとするものであ
る。
すなわち本発明による半４体メモリ装置では、センスア
ンプの入力線となる１対のデータ線それぞれと接地電源
側との間に高抵抗負荷を設けたもので、このようにする
ことにより、電源電圧を正電源側の負荷用ＭＯ８）ラン
ジスタと接地電源側の上記高抵抗負荷とで分割した電位
を作シ出し、この分割電位をデータ線に与えるようにし
てロングサイクル動作時に全てのカラムがデータ線から
切シ離された場合にデータ線が正電源電位にまでゾルア
ップされないようにしたものである。
ンプの入力線となる１対のデータ線それぞれと接地電源
側との間に高抵抗負荷を設けたもので、このようにする
ことにより、電源電圧を正電源側の負荷用ＭＯ８）ラン
ジスタと接地電源側の上記高抵抗負荷とで分割した電位
を作シ出し、この分割電位をデータ線に与えるようにし
てロングサイクル動作時に全てのカラムがデータ線から
切シ離された場合にデータ線が正電源電位にまでゾルア
ップされないようにしたものである。
以下図面を参照して本発明の一実施例につき説明する。
第３図の回路は第１図の回路に対応するものでセンスア
ン７’Ｓ／Ａの入力乃！となるデータ井５ＪＤＬ 、
ＤＬのそれぞれと正電源■。Ｃとの間に負荷用ＭＯＳト
ランジスタＱｌ−Ｑ２を接続し、」−１己データ線ＤＬ
、 ＤＬにカラム選択部１ノを介して多数のカラムを
接続する。さらに、このデータ線ＤＬ 、 ＤＬには、
第１図の装置と異なり一端が接地電源側に接続された抵
抗Ｒ１＋Ｒ２をそれぞれ接続する。
ン７’Ｓ／Ａの入力乃！となるデータ井５ＪＤＬ 、
ＤＬのそれぞれと正電源■。Ｃとの間に負荷用ＭＯＳト
ランジスタＱｌ−Ｑ２を接続し、」−１己データ線ＤＬ
、 ＤＬにカラム選択部１ノを介して多数のカラムを
接続する。さらに、このデータ線ＤＬ 、 ＤＬには、
第１図の装置と異なり一端が接地電源側に接続された抵
抗Ｒ１＋Ｒ２をそれぞれ接続する。
以上のような構成のメモリ装置において、カラムに長続
する全てのカラム選択部１１がオフ状態となったとする
。ここで、データ線ＤＬは、正電源■。、と接地電位と
の間に直列に設けられた負荷用トランジスタＱｌ と高
抵抗負荷Ｒ１との接続点に接続されているため、その電
位は除徐に電源電圧Ｖ。０が上記負荷用トランジスタＱ
１と高抵抗負荷Ｊ とによシ分割された電位ＶＣＣ”−
ｖＴＨＰ （但しＶＴＨＰハ負荷用）ｐチャネルＭＯＳ
トシンジスタＱ！１Ｑ２の閾値電圧）に移行する。同様
にデータ線ＤＬの電位も徐々にＶＣＣ−ＶＴＨＰとなる
０ 従って、メモリ装置をロングサイクル動作させた場合で
も、データ線ＤＬ 、 ＤＬの電位が電源電圧ＶＣＣに
まで上昇することがないため、センスアンプＳ／Ａの感
涙の低下やセンス動作速度の低下を引き起こすことがな
い。
する全てのカラム選択部１１がオフ状態となったとする
。ここで、データ線ＤＬは、正電源■。、と接地電位と
の間に直列に設けられた負荷用トランジスタＱｌ と高
抵抗負荷Ｒ１との接続点に接続されているため、その電
位は除徐に電源電圧Ｖ。０が上記負荷用トランジスタＱ
１と高抵抗負荷Ｊ とによシ分割された電位ＶＣＣ”−
ｖＴＨＰ （但しＶＴＨＰハ負荷用）ｐチャネルＭＯＳ
トシンジスタＱ！１Ｑ２の閾値電圧）に移行する。同様
にデータ線ＤＬの電位も徐々にＶＣＣ−ＶＴＨＰとなる
０ 従って、メモリ装置をロングサイクル動作させた場合で
も、データ線ＤＬ 、 ＤＬの電位が電源電圧ＶＣＣに
まで上昇することがないため、センスアンプＳ／Ａの感
涙の低下やセンス動作速度の低下を引き起こすことがな
い。
第４図に示す回路は第２図の回路と同様にカラム選択部
１１が差動増幅（影能を有するものである。この場合も
データ線ＤＬ 、 ＤＬと接地電源側との間にそれぞれ
高抵抗負荷Ｒ１ｗＲ２を設ける。
１１が差動増幅（影能を有するものである。この場合も
データ線ＤＬ 、 ＤＬと接地電源側との間にそれぞれ
高抵抗負荷Ｒ１ｗＲ２を設ける。
このような構成の回路において、ロングサイクル動作を
させるとき、カラム選択信号ＣＤによシ全てのカラム選
択部１）のトランスファヶ８） Ｑａ′＝ Ｑ４’がオ
フ状態となると、上記第３図の場合と同様にデータ線Ｄ
Ｌ 、 ＤＩ、の電位はぎ。０−■、ＨＰｌ（但しＶＴ
ＨＰは負荷用のｐブーヤネルＭＯＳトランジスタＱ１’
ｌＱ２’の閾値電圧）に移行する。
させるとき、カラム選択信号ＣＤによシ全てのカラム選
択部１）のトランスファヶ８） Ｑａ′＝ Ｑ４’がオ
フ状態となると、上記第３図の場合と同様にデータ線Ｄ
Ｌ 、 ＤＩ、の電位はぎ。０−■、ＨＰｌ（但しＶＴ
ＨＰは負荷用のｐブーヤネルＭＯＳトランジスタＱ１’
ｌＱ２’の閾値電圧）に移行する。
従って、データ線ＤＬ 、 ＤＬが電源電圧Ｖｃｃに達
することを防止でき、この場合にも差動増幅回路ＤＡ−
？センスアン７’Ｓ／Ａの感度およびセンス動作速度の
低下を防止できる。
することを防止でき、この場合にも差動増幅回路ＤＡ−
？センスアン７’Ｓ／Ａの感度およびセンス動作速度の
低下を防止できる。
尚上記第１および第２の実施例装置において、高速動作
を行う場合は従来と同様にデータ線ＤＬ 、 ＤＬに頻
繁に信号が入力するため、データ線ＤＬ 、 ＤＬの電
位レベルはデータ線ＤＬ 、 ＤＬに入力する信号の′
１＃と″０＃レベル（いずれの場合も正電源′−圧Ｖ。
を行う場合は従来と同様にデータ線ＤＬ 、 ＤＬに頻
繁に信号が入力するため、データ線ＤＬ 、 ＤＬの電
位レベルはデータ線ＤＬ 、 ＤＬに入力する信号の′
１＃と″０＃レベル（いずれの場合も正電源′−圧Ｖ。
Ｃより低い）との間にあシ、センスアンプＳ／Ａや差動
増幅回路のセンス感度およびセンス動作速度の問題は生
じない。
増幅回路のセンス感度およびセンス動作速度の問題は生
じない。
なお、データＫｊＪ ＤＬ ＋ ＤＬそれぞれと正電源
■ｃｃとの間に設ける負荷用ＭＯ８）ランジスタＱ１゜
Ｑ２は第５図に示すようなものでもよい。第５図の（ａ
）に示すものはトランジスタＱＩＩＱ２をｐチャネルＭ
Ｏ８）ランノスタで構成し、互いのダートを共通に接続
しないでそれぞれ独立して各トランジスタのドレインに
接ｔ１’；ｅしたものである。
■ｃｃとの間に設ける負荷用ＭＯ８）ランジスタＱ１゜
Ｑ２は第５図に示すようなものでもよい。第５図の（ａ
）に示すものはトランジスタＱＩＩＱ２をｐチャネルＭ
Ｏ８）ランノスタで構成し、互いのダートを共通に接続
しないでそれぞれ独立して各トランジスタのドレインに
接ｔ１’；ｅしたものである。
第５図の（ｂ）に示すものは、負荷用ＭＯ８）ランノス
タＱ、１ 、Ｑ２をｎチャネルＭＯ８トランジスタでＪ
ｒｌｌＪ民し、各トランジスタのダートをドレインに接
続したものである。
タＱ、１ 、Ｑ２をｎチャネルＭＯ８トランジスタでＪ
ｒｌｌＪ民し、各トランジスタのダートをドレインに接
続したものである。
第６図に示すものは、半導体メモリ装置のデータ線ＤＬ
、 ＤＬに接続する高抵抗負荷Ｒ１＋Ｒ２のイｉメ成
例で、第６図の（ａ）は、高抵抗負荷としてポリシリコ
ン抵抗Ｒを用いたもの、第６図の（ｂ）はノーマリオフ
状態のｐチャネルＭＯＳトランジスタＱ、で４（４成し
たもの、第６図の（Ｃ）はコンダクタンスの小さいノー
マリオンのｎチャネルＭＯ３）ランノスタで構成したも
のをそれぞれ示している。勿論、この他ノーマリオフ状
悪のれチャネルをＳトランジスタやコンダクタンスの小
さいノーマリオン状態のｐチャネル１ｄｏｓ ）ランジ
スタを高抵抗負荷として使用することもできる。
、 ＤＬに接続する高抵抗負荷Ｒ１＋Ｒ２のイｉメ成
例で、第６図の（ａ）は、高抵抗負荷としてポリシリコ
ン抵抗Ｒを用いたもの、第６図の（ｂ）はノーマリオフ
状態のｐチャネルＭＯＳトランジスタＱ、で４（４成し
たもの、第６図の（Ｃ）はコンダクタンスの小さいノー
マリオンのｎチャネルＭＯ３）ランノスタで構成したも
のをそれぞれ示している。勿論、この他ノーマリオフ状
悪のれチャネルをＳトランジスタやコンダクタンスの小
さいノーマリオン状態のｐチャネル１ｄｏｓ ）ランジ
スタを高抵抗負荷として使用することもできる。
尚、高抵抗負荷Ｒ１、Ｒ２は、データ線ＤＬ。
ＤＬにカラムからの信号が入力したときに信号レベルに
影響しないように十分に高抵抗（低コンダクタンス）に
設定する必要がある。
影響しないように十分に高抵抗（低コンダクタンス）に
設定する必要がある。
また、上記第２の実施例では１つのカラム（或いは１対
のビット線ＢＬ 、 ＢＬ ）が１つの差動増幅回路塾
に入力するようなカラノ’ ｉｔＡ択部１１の構成を示
したが、これは、１つの差動増幅回路並に複数の力２ム
の信号が入力するようにしてもよい。この場合も差動増
幅回路里におけるカレントミラー型構成のＭＯＳ ）ラ
ンジスタＱｔ＋Ｑ２とデータ縁ＤＬ 、 ＤＬに接続さ
れた高抵抗負荷Ｒ１，Ｒ２とでデータ勝ＤＬ 、 ＤＬ
の電位が設定される。また、高抵抗負荷を１本のデータ
線に１つ設けるようにしてもよいし１本のデータ心に複
数個設けるようにしてもよい。また、高抵抗負荷は正電
源から負荷用ＭＯ８）ランジスタを介し接地電源にかり
て倣小電流が流れるように設けれはよく、この高抵抗負
荷の一端が直接長地電位源に接続されていなくともよい
。言い換えるとデータ縁ＤＬ 、 ＤＬと接地電源との
間に例えばＭＯＳ トランジスタ等が篩抵抗負荷と直列
に設けられていてもよい。
のビット線ＢＬ 、 ＢＬ ）が１つの差動増幅回路塾
に入力するようなカラノ’ ｉｔＡ択部１１の構成を示
したが、これは、１つの差動増幅回路並に複数の力２ム
の信号が入力するようにしてもよい。この場合も差動増
幅回路里におけるカレントミラー型構成のＭＯＳ ）ラ
ンジスタＱｔ＋Ｑ２とデータ縁ＤＬ 、 ＤＬに接続さ
れた高抵抗負荷Ｒ１，Ｒ２とでデータ勝ＤＬ 、 ＤＬ
の電位が設定される。また、高抵抗負荷を１本のデータ
線に１つ設けるようにしてもよいし１本のデータ心に複
数個設けるようにしてもよい。また、高抵抗負荷は正電
源から負荷用ＭＯ８）ランジスタを介し接地電源にかり
て倣小電流が流れるように設けれはよく、この高抵抗負
荷の一端が直接長地電位源に接続されていなくともよい
。言い換えるとデータ縁ＤＬ 、 ＤＬと接地電源との
間に例えばＭＯＳ トランジスタ等が篩抵抗負荷と直列
に設けられていてもよい。
以上のように本発明によれば、ロングサイクル動作時に
おいてもデータ線が電源電圧にまで上昇する恐れがない
ため、ロングサイクル動作時のカラム−選択部の差動増
幅回路やセンスアンプのセンス感度およびセンス動作速
度が改善された半導体メモリ装置を提供することができ
る。
おいてもデータ線が電源電圧にまで上昇する恐れがない
ため、ロングサイクル動作時のカラム−選択部の差動増
幅回路やセンスアンプのセンス感度およびセンス動作速
度が改善された半導体メモリ装置を提供することができ
る。
第１図および第２図はそれぞれ従来の半導体メモリ装置
の構成を示す回路図、第３図は木兄１男による半導体メ
モリ装置の一実施例を示す回路１、第４図は本発明によ
る半導体メモリ装置の他の実施例を示す回路図、第５図
は本発明による半導体メモリ装置における負荷用ＭＯ８
）ランジスタの他の構成例を示す回路図、第６図は本発
明による半導体メモリ装置の高抵抗負荷の構成例を示す
回路図である。 ＢＬ 、 ＢＬ・・・ビットライン、Ｑ ｒ ｒ Ｑ
２ ＋ Ｑ１’＋Ｑ２’−負荷用ＭＯ８）；＞ｙシスタ
、Ｑ３ １’Ｑ４ １Ｑ３’ 、Ｑ４’川トランスファ
ゲート、Ｑ５′、Ｑ６′・・・」・ａ幅用ＭＯ８）ラン
ジスタ、ＤＡ・・・差動増幅回路、Ｓ／Ａ・・・センス
アンプ、ＤＬ 、 ＤＬ・・・データ、屹ＶＣＣ・・・
正電源、Ｒ１１Ｒ２川高抵抗負荷、１ノ・・・カラム選
択部。 出願人代理人、弁理士 鈴 江 武 彦第１図 第２図 第３図 ＢＬ匿 ８Ｌ 前 第６図 （ａ） （ｂ） （ｃ） 第１頁の続き ０発 明 者 桜 井 貴 康 川崎市幸区小向１研究
所内 ０発 明 者 飯 塚 哲 哉 川崎市幸区ｌ」研究所
内 ０発 明 者 青 野 明 川崎市幸区小向多ング株式
会社内
の構成を示す回路図、第３図は木兄１男による半導体メ
モリ装置の一実施例を示す回路１、第４図は本発明によ
る半導体メモリ装置の他の実施例を示す回路図、第５図
は本発明による半導体メモリ装置における負荷用ＭＯ８
）ランジスタの他の構成例を示す回路図、第６図は本発
明による半導体メモリ装置の高抵抗負荷の構成例を示す
回路図である。 ＢＬ 、 ＢＬ・・・ビットライン、Ｑ ｒ ｒ Ｑ
２ ＋ Ｑ１’＋Ｑ２’−負荷用ＭＯ８）；＞ｙシスタ
、Ｑ３ １’Ｑ４ １Ｑ３’ 、Ｑ４’川トランスファ
ゲート、Ｑ５′、Ｑ６′・・・」・ａ幅用ＭＯ８）ラン
ジスタ、ＤＡ・・・差動増幅回路、Ｓ／Ａ・・・センス
アンプ、ＤＬ 、 ＤＬ・・・データ、屹ＶＣＣ・・・
正電源、Ｒ１１Ｒ２川高抵抗負荷、１ノ・・・カラム選
択部。 出願人代理人、弁理士 鈴 江 武 彦第１図 第２図 第３図 ＢＬ匿 ８Ｌ 前 第６図 （ａ） （ｂ） （ｃ） 第１頁の続き ０発 明 者 桜 井 貴 康 川崎市幸区小向１研究
所内 ０発 明 者 飯 塚 哲 哉 川崎市幸区ｌ」研究所
内 ０発 明 者 青 野 明 川崎市幸区小向多ング株式
会社内
Claims (7)
- （１） 複数のカラムと、この複数のカラムが接続され
このカラムの所定のものを選択しその出力をセンスアン
プの入力線となる１対のデータｒｔ’Ｊに出力するカラ
ム選択部と、一方の電源と上記１対のデータ線との間に
設けられた１対の負荷用ＭＯ８）ランジスタと、他方の
電源と上記１対のデータ緋との間に設けられた１対の高
抵抗負荷とを具備することを特徴とする半導体メモリ装
置。 - （２）上記１対の負荷用ＭＯ８）ランジスタは、互いに
ケ゛−トが共通接続されその共通接続点が一方の負荷用
ＭＯ８）ランジスタのドレインに接にノ“じされている
ことを特徴とする特許請求の範囲第１項記載の半４体メ
モリ装置。 - （３）上記１対の負荷用ＭＯ８）ランジスタのそれぞれ
は、そのトランジスタのケ９−トとげレインとが接続し
ていることを特徴とする特許請求の範囲第１項記載の半
導体メモリ装置。 - （４）上記カラム選択部は、上記カラムからの信号を増
幅する差動増幅回路を有し、上ｉ己ｌ対の負荷用ＭＯ８
）ランジスタがとの差動増幅回路内の出力負荷として一
方電源と一対のデータ線との間に設けられていることｔ
４ｆｆｌ 徴とするム（」許請求の範囲第２項記載の
半導体メモリ装置。 - （５）上記高抵抗負荷がポリシリコン抵抗であることを
特徴とする特許請求の郵囲第１項乃至第４項いずれか記
載の半導体メモリ装置１イ。 - （６）上記高抵抗負荷がオフ状態に設定されたＭＯＳ
）ランジスタで構成されていることを特徴とする特許請
求の範囲第１項乃至ｆ、ＰＪ４ 偵いずれか記載の半導
体メモリ装置。 - （７）上記高抵抗負荷がコンダクタンスの小さいオン状
態のＭＯＳ ）ランジスタで＄ｉ’７ ｈ又されている
ことを特徴とする特許請求の４屯囲紀１川乃全第４項い
ずれか記載Ｑ半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150506A JPS6043294A (ja) | 1983-08-18 | 1983-08-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150506A JPS6043294A (ja) | 1983-08-18 | 1983-08-18 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043294A true JPS6043294A (ja) | 1985-03-07 |
Family
ID=15498351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150506A Pending JPS6043294A (ja) | 1983-08-18 | 1983-08-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043294A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294017A (ja) * | 1985-10-15 | 1987-04-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増巾回路 |
| JPS6299979A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS6358697A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS63121192A (ja) * | 1986-11-10 | 1988-05-25 | Sony Corp | メモリ装置 |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02110898A (ja) * | 1988-10-20 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
-
1983
- 1983-08-18 JP JP58150506A patent/JPS6043294A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294017A (ja) * | 1985-10-15 | 1987-04-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増巾回路 |
| JPS6299979A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPS6358697A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS63121192A (ja) * | 1986-11-10 | 1988-05-25 | Sony Corp | メモリ装置 |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02110898A (ja) * | 1988-10-20 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
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