JPS635902B2 - - Google Patents
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- JPS635902B2 JPS635902B2 JP53156119A JP15611978A JPS635902B2 JP S635902 B2 JPS635902 B2 JP S635902B2 JP 53156119 A JP53156119 A JP 53156119A JP 15611978 A JP15611978 A JP 15611978A JP S635902 B2 JPS635902 B2 JP S635902B2
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- Japan
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- circuit
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、絶縁ゲート型電界効果トランジス
タ（以下MOSトランジスタと称する）等を使用
した基本構成をあらかじめ設けておき簡単なパタ
ーンを付加することにより種々の回路構成が得ら
れるようにした所謂マスタースライス方式の半導
体集積回路（以下マスタースライスICと称する）
のセルに関するものである。
タ（以下MOSトランジスタと称する）等を使用
した基本構成をあらかじめ設けておき簡単なパタ
ーンを付加することにより種々の回路構成が得ら
れるようにした所謂マスタースライス方式の半導
体集積回路（以下マスタースライスICと称する）
のセルに関するものである。
従来、IC半導体集積回路は集積度が増加すれ
ば装置の部品点数が減少してコストダウンにつな
がつていた。しかし実現可能な集積規模が飛躍的
に増大した結果、ランダム論理回路等近年需要の
拡大が著るしいかなりの種類の半導体集積回路に
おいては、集積度が増加すればする程、汎用性が
なくなり専用IC化する傾向がある。そうなると
もはや量産効果によるコストダウンは期待できな
い。
ば装置の部品点数が減少してコストダウンにつな
がつていた。しかし実現可能な集積規模が飛躍的
に増大した結果、ランダム論理回路等近年需要の
拡大が著るしいかなりの種類の半導体集積回路に
おいては、集積度が増加すればする程、汎用性が
なくなり専用IC化する傾向がある。そうなると
もはや量産効果によるコストダウンは期待できな
い。
このような少量多品種の専用ICの場合にコス
トダウン等を実現する第一歩としては、設計製造
に要する時間を短縮し納期をいかに短縮するかが
問題となる。
トダウン等を実現する第一歩としては、設計製造
に要する時間を短縮し納期をいかに短縮するかが
問題となる。
一般にICを製造する際には、夫々の工程に対
応するマスクを複数枚必要とする。従つて設計変
更があつたり、いろいろな種類のものを製造する
時には、マスクを作るため多くの時間および工数
が費される。それらがICの製造コストを高める
かなりの要因を占めている。マスタースライス方
式はこのような不都合を改善する手段として有望
である。この方式は、各種用途のICに共通する
製造プロセスのある段階までは一括生産してお
き、使用者（ユーザー）が望む論理回路接続関係
等をあらわす１枚又は２枚のマスク（コンタクト
ホールおよび金属配線マスク）をユーザーが作
り、残りのプロセスを各々施して、種々のICを
製造する方式である。
応するマスクを複数枚必要とする。従つて設計変
更があつたり、いろいろな種類のものを製造する
時には、マスクを作るため多くの時間および工数
が費される。それらがICの製造コストを高める
かなりの要因を占めている。マスタースライス方
式はこのような不都合を改善する手段として有望
である。この方式は、各種用途のICに共通する
製造プロセスのある段階までは一括生産してお
き、使用者（ユーザー）が望む論理回路接続関係
等をあらわす１枚又は２枚のマスク（コンタクト
ホールおよび金属配線マスク）をユーザーが作
り、残りのプロセスを各々施して、種々のICを
製造する方式である。
さて、マスタースライスICに対する提案は既
にいくつかのものが知られているが、コンタクト
ホールマスクおよび金属配線マスクをユーザーが
書いて専用ICを作る方法として公開特許公報昭
53−45985「半導体集積回路装置」が知られてい
る。しかしこの方式は、配線の自由度が大きい利
点を有するもののユーザーはマスクを２枚作らな
ければいけない欠点がある。また専用化するため
の製造プロセスが長くなるのも欠点である。
にいくつかのものが知られているが、コンタクト
ホールマスクおよび金属配線マスクをユーザーが
書いて専用ICを作る方法として公開特許公報昭
53−45985「半導体集積回路装置」が知られてい
る。しかしこの方式は、配線の自由度が大きい利
点を有するもののユーザーはマスクを２枚作らな
ければいけない欠点がある。また専用化するため
の製造プロセスが長くなるのも欠点である。
一方、金属配線マスクだけをユーザーが書いて
専用ICを作るマスタースライスICとして、米国
のインタデザイン社（INTERDESIGN INC.）
のMONOCHIP MD―Ａが知られている。これ
はＮチヤンネルSiゲート型電界効果トランジスタ
（以下SiゲートMOSトランジスタと称する）を用
いた論理回路用のマスタースライスICである。
ユーザーは望む論理回路を実現するようにアルミ
ニウム配線形成用マスクを作る。IC製造者はア
ルミニウムエツチングによつて配線パターンを形
成する前の段階までプロセスが完了しているウエ
ーハーを貯蔵しておく。このウエーハーとユーザ
ーが作つたアルミニウム配線形成用マスクを用い
てアルミニウムエツチングだけすれば望むICが
得られる。しかしユーザーがこのMONOCHIP
MD―Ａを用いてアルミニウム配線パターンを作
る時、電源線と交差する方向の配線は配線負荷容
量が大きくなるため、遅延時間が大きくなり、論
理回路の集積密度が上らないという欠点があつ
た。
専用ICを作るマスタースライスICとして、米国
のインタデザイン社（INTERDESIGN INC.）
のMONOCHIP MD―Ａが知られている。これ
はＮチヤンネルSiゲート型電界効果トランジスタ
（以下SiゲートMOSトランジスタと称する）を用
いた論理回路用のマスタースライスICである。
ユーザーは望む論理回路を実現するようにアルミ
ニウム配線形成用マスクを作る。IC製造者はア
ルミニウムエツチングによつて配線パターンを形
成する前の段階までプロセスが完了しているウエ
ーハーを貯蔵しておく。このウエーハーとユーザ
ーが作つたアルミニウム配線形成用マスクを用い
てアルミニウムエツチングだけすれば望むICが
得られる。しかしユーザーがこのMONOCHIP
MD―Ａを用いてアルミニウム配線パターンを作
る時、電源線と交差する方向の配線は配線負荷容
量が大きくなるため、遅延時間が大きくなり、論
理回路の集積密度が上らないという欠点があつ
た。
そこで本発明者は、これを改良するために連続
する駆動用MOSトランジスタをセルとセルの間
で分け、間に列方向の配線を設けることを一般的
なマスタースライスICで実施してみた。その結
果は良好で充分な効果を達成した。しかし話をこ
のMONOCHIP MD―Ａと同様のセル構成に限
れば、セルとセルを列方向の配線領域で分けると
き、ある一部の回路を実現しようとした時、その
分け方によつては若干配線がしにくいという欠点
を生じた。
する駆動用MOSトランジスタをセルとセルの間
で分け、間に列方向の配線を設けることを一般的
なマスタースライスICで実施してみた。その結
果は良好で充分な効果を達成した。しかし話をこ
のMONOCHIP MD―Ａと同様のセル構成に限
れば、セルとセルを列方向の配線領域で分けると
き、ある一部の回路を実現しようとした時、その
分け方によつては若干配線がしにくいという欠点
を生じた。
以下、図面を用いてこの辺を今すこし詳細に説
明し、その上で本発明の構成を説明することにす
る。
明し、その上で本発明の構成を説明することにす
る。
第１図に示したのは、一般的なマスタースライ
スICのチツプレイアウト図である。チツプ１に
はセルCijが２次元アレイ状に28×８＝224並んで
いる。チツプの周辺にはボンデイングパツドP1，
…，Pi，…，P38が付いている。また電源を供給
するためのパツドVDD，VSS，がある。入出力バ
ツフアBA1，BA2，…，BAi，…，BA38とセル
アレイとの間には配線領域２がある。またセルと
セルの間には行間の配線領域３がある。出力バツ
フアBAiはTTL又はLSTTLを駆動できるような
能力を有している。
スICのチツプレイアウト図である。チツプ１に
はセルCijが２次元アレイ状に28×８＝224並んで
いる。チツプの周辺にはボンデイングパツドP1，
…，Pi，…，P38が付いている。また電源を供給
するためのパツドVDD，VSS，がある。入出力バ
ツフアBA1，BA2，…，BAi，…，BA38とセル
アレイとの間には配線領域２がある。またセルと
セルの間には行間の配線領域３がある。出力バツ
フアBAiはTTL又はLSTTLを駆動できるような
能力を有している。
セルCijの構成を第２図に示す。図中、C1，C2
がセルであり構成はMONOCHIP MD―Ａのも
のである。そしてC1とC2との間及び両端に設け
たH1―A1―H2，H3―A3―H4，H5―A5―H6更
には共に一部のみ現れているU1，U2，U3，U4は
前に述べた本発明者の工夫になる付加配線であ
る。市販されているMONOCHIP MD―Ａには
この付加配線はない。さて第２図の構成では各々
のセルは第１の電源線VDD，第２の電源線VSS，
連続した駆動用ＭＳトランジスタTij及び負荷
用MOSトランジスタDiとからなる。第２図で〇
印はコンタクトを表わす。N1，N2，…，Ni，
…，N11はアルミニウム配線（図示せず）と拡散
層とのコンタクトを示し、L1，L2，…，Li，…，
L8及びM1，M2，…，Mi，…M8はポリSi配線と
アルミニウム配線（図示せず）とのコンタクトを
示す。第２図において、第１の電源線VDDおよび
第２の電源線VSSは第１種の配線材料例えばアル
ミニウムで行方向に配線されている。電源線と交
差する方向に走る配線は第２種の配線材料例えば
ポリSiで構成されている。そして更に電源線VSS
の下をクロスアンダーして拡散層が配線されてい
る。このクロスアンダーしている拡散層のコンタ
クトの位置がどこにあるかが問題となるわけであ
る。
がセルであり構成はMONOCHIP MD―Ａのも
のである。そしてC1とC2との間及び両端に設け
たH1―A1―H2，H3―A3―H4，H5―A5―H6更
には共に一部のみ現れているU1，U2，U3，U4は
前に述べた本発明者の工夫になる付加配線であ
る。市販されているMONOCHIP MD―Ａには
この付加配線はない。さて第２図の構成では各々
のセルは第１の電源線VDD，第２の電源線VSS，
連続した駆動用ＭＳトランジスタTij及び負荷
用MOSトランジスタDiとからなる。第２図で〇
印はコンタクトを表わす。N1，N2，…，Ni，
…，N11はアルミニウム配線（図示せず）と拡散
層とのコンタクトを示し、L1，L2，…，Li，…，
L8及びM1，M2，…，Mi，…M8はポリSi配線と
アルミニウム配線（図示せず）とのコンタクトを
示す。第２図において、第１の電源線VDDおよび
第２の電源線VSSは第１種の配線材料例えばアル
ミニウムで行方向に配線されている。電源線と交
差する方向に走る配線は第２種の配線材料例えば
ポリSiで構成されている。そして更に電源線VSS
の下をクロスアンダーして拡散層が配線されてい
る。このクロスアンダーしている拡散層のコンタ
クトの位置がどこにあるかが問題となるわけであ
る。
第２図の回路のマスクレイアウト図を第３図に
示す。第２図と同じ番号の所は、同じものを示
す。左上り斜線はポリSiを示す。右上りの斜線は
拡散層を示す。
示す。第２図と同じ番号の所は、同じものを示
す。左上り斜線はポリSiを示す。右上りの斜線は
拡散層を示す。
今仮に第３図のマスタースライスICを用いて、
第４図に示したランダム論理回路を構成すること
を考えてみる。第４図のランダム論理回路は、リ
セツト付きデイレイフリツプフロツプ回路の一部
である。４１はデータ入力端子、４２はクロツク
入力端子、４４はリセツト入力端子、４５はこの
回路の出力端子をおのおの示す。この回路を第３
図のマスタースライスICで実現したアルミニウ
ム配線マスクを第５図に示す。
第４図に示したランダム論理回路を構成すること
を考えてみる。第４図のランダム論理回路は、リ
セツト付きデイレイフリツプフロツプ回路の一部
である。４１はデータ入力端子、４２はクロツク
入力端子、４４はリセツト入力端子、４５はこの
回路の出力端子をおのおの示す。この回路を第３
図のマスタースライスICで実現したアルミニウ
ム配線マスクを第５図に示す。
駆動用MOSトランジスタT1およびT3は駆動用
MOSトランジスタT2をトランスフアゲートとし
て使うために、ゲート電極M1とM3を電源線VSS
に接続しなければいけない。それゆえリセツト入
力端子の駆動用MOSトランジスタは隣のセルの
駆動用MOSトランジスタT5を用いて作られる。
この結果出力端子の拡散層の面積が増加し、負荷
容量が増加し高速に動作しにくくなる。またトラ
ンジスタをむだに使つているのでチツプ上での回
路の実装密度が小さくなる。その最たる原因はコ
ンタクトの位置の不都合にあるといつてよい。
MOSトランジスタT2をトランスフアゲートとし
て使うために、ゲート電極M1とM3を電源線VSS
に接続しなければいけない。それゆえリセツト入
力端子の駆動用MOSトランジスタは隣のセルの
駆動用MOSトランジスタT5を用いて作られる。
この結果出力端子の拡散層の面積が増加し、負荷
容量が増加し高速に動作しにくくなる。またトラ
ンジスタをむだに使つているのでチツプ上での回
路の実装密度が小さくなる。その最たる原因はコ
ンタクトの位置の不都合にあるといつてよい。
以上述べたことからも判るように本発明の目的
は、トランジスタを２次元のアレイ状に配置した
マスタースライスICの駆動用MOSトランジスタ
の拡散層に形成するコンタクトホールの位置を適
切にもうけることにより、上記欠点を解決し、高
速で高密度なランダム論理回路を実現できるよう
にすることにある。
は、トランジスタを２次元のアレイ状に配置した
マスタースライスICの駆動用MOSトランジスタ
の拡散層に形成するコンタクトホールの位置を適
切にもうけることにより、上記欠点を解決し、高
速で高密度なランダム論理回路を実現できるよう
にすることにある。
本発明によれば、並行するように形成した第１
及び第２の電源線にはさまれた領域に少なくとも
３個以上の駆動用MOSトランジスタを各セル毎
に直列接続して前記電源線と並行するように配置
し、これら駆動用MOSトランジスタのうち端か
ら第１番目のものと第２番目のものとを直列接続
しているソース・ドレイン結線に形成したコンタ
クトから更に列方向配線を第２の電源線を越えて
引き出してその端にもコンタクトを設け、第１及
び第２の電源線を越えた位置まで列方向に伸びて
その両端にコンタクトを備えたゲート配線を前記
端から第１番目の駆動用MOSトランジスタに設
けこのゲート配線の中程第１及び第２の電源線に
はさまれた位置にもコンタクトを形成した、こと
を特徴とする多数個のセルを２次元行列状に配列
してなるマスタースライス半導体集積回路のセル
が得られる。
及び第２の電源線にはさまれた領域に少なくとも
３個以上の駆動用MOSトランジスタを各セル毎
に直列接続して前記電源線と並行するように配置
し、これら駆動用MOSトランジスタのうち端か
ら第１番目のものと第２番目のものとを直列接続
しているソース・ドレイン結線に形成したコンタ
クトから更に列方向配線を第２の電源線を越えて
引き出してその端にもコンタクトを設け、第１及
び第２の電源線を越えた位置まで列方向に伸びて
その両端にコンタクトを備えたゲート配線を前記
端から第１番目の駆動用MOSトランジスタに設
けこのゲート配線の中程第１及び第２の電源線に
はさまれた位置にもコンタクトを形成した、こと
を特徴とする多数個のセルを２次元行列状に配列
してなるマスタースライス半導体集積回路のセル
が得られる。
次に本発明の実施の一例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
第６図に本発明の一実施例であるセルの構成を
示す。このセルは、第１の電源線VDD，第２の電
源線VSS，連続した駆動用MOSトランジスタT11，
T12，T13，T14及び負荷用デイプリーシヨン型Ｍ
ＯＳトランジスタD1とからなる。第６図で〇印
はコンタクトを表わす。N1，N2，…Ni，…，
N16は第１種の配線材料例えばアルミニウムの配
線（図示せず）と拡散層とのコンタクトを示し、
L1，L2，…，Li，…，L14，及びM1，M2，…，
Mi…，M10は第２種の配線材料例えばポリSiの
配線と第１種の配線材料例えばアルミニウムの配
線（図示せず）とのコンタクトを示す。第６図に
おいて第１の電源線VDDおよび第２の電源線VSS
は例えばアルミニウムで行方向に配線されてい
る。
示す。このセルは、第１の電源線VDD，第２の電
源線VSS，連続した駆動用MOSトランジスタT11，
T12，T13，T14及び負荷用デイプリーシヨン型Ｍ
ＯＳトランジスタD1とからなる。第６図で〇印
はコンタクトを表わす。N1，N2，…Ni，…，
N16は第１種の配線材料例えばアルミニウムの配
線（図示せず）と拡散層とのコンタクトを示し、
L1，L2，…，Li，…，L14，及びM1，M2，…，
Mi…，M10は第２種の配線材料例えばポリSiの
配線と第１種の配線材料例えばアルミニウムの配
線（図示せず）とのコンタクトを示す。第６図に
おいて第１の電源線VDDおよび第２の電源線VSS
は例えばアルミニウムで行方向に配線されてい
る。
第６図のマスクレイアウト図を第７図に示す。
第６図と同じ番号の所は同じものを示す。左上り
斜線は例えばポリSiを示す。右上りの斜線は例え
ば拡散層を示す。
第６図と同じ番号の所は同じものを示す。左上り
斜線は例えばポリSiを示す。右上りの斜線は例え
ば拡散層を示す。
この第６図及び第７図に示した本発明のセルを
用いて第４図に示したリセツト付フリツプフロツ
プ回路を実現してみる。その結果は、第８図のよ
うになる。第５図と第８図とを比較すれば明らか
なように、本発明を実施した第８図ではMOSト
ランジスタが有効に利用されている。駆動用
MOSトランジスタT11はトランスフアゲイトとし
て使うので、駆動用MOSトランジスタT12のゲイ
トM3は電源線VSSに接続されている。NOR回路
は駆動用MOSトランジスタT13及びT14を用いて
作ることができ、１つのセルでこの回路が実現で
きる。NOR回路の出力端子５の拡散層の面積も
第５図の従来例と比べれば小さく、負荷容量が小
さくなる結果高速に動作することが可能となる。
用いて第４図に示したリセツト付フリツプフロツ
プ回路を実現してみる。その結果は、第８図のよ
うになる。第５図と第８図とを比較すれば明らか
なように、本発明を実施した第８図ではMOSト
ランジスタが有効に利用されている。駆動用
MOSトランジスタT11はトランスフアゲイトとし
て使うので、駆動用MOSトランジスタT12のゲイ
トM3は電源線VSSに接続されている。NOR回路
は駆動用MOSトランジスタT13及びT14を用いて
作ることができ、１つのセルでこの回路が実現で
きる。NOR回路の出力端子５の拡散層の面積も
第５図の従来例と比べれば小さく、負荷容量が小
さくなる結果高速に動作することが可能となる。
また駆動用MOSトランジスタT11はL2とL7の
２つのゲイトコンタクトを備えることになるの
で、電源線VDDの両側にクロツク信号線Φとと
をコンタクトL2及びL7と交互に配線することが
でき、こうすることによつてクロツク信号を使用
する回路をも容易に実現できる。
２つのゲイトコンタクトを備えることになるの
で、電源線VDDの両側にクロツク信号線Φとと
をコンタクトL2及びL7と交互に配線することが
でき、こうすることによつてクロツク信号を使用
する回路をも容易に実現できる。
本発明を用いることにより、他の色々な機能ブ
ロツクを作る場合特に使用しにくくなる点はな
い。マスタースライス方式でユーザーがいろいろ
な回路を作る場合、組合せ回路でなく、順序回路
に適用される。LSIで順序回路を設計する場合、
フリツプフロツプを初期設定のできるリセツト付
きデイレイフリツプフロツプを用いる。このフリ
ツプフロツプを用いないと、電源を入れた時出力
が定まらず検査が困難になる。ユーザーがあるマ
スタースライス上でリセツト付きデイレイフリツ
プフロツプを使用する割合は適用される順序回路
により異なるが、チツプ面積の約１割から４割と
考えられる。１つのリセツト付デイレイフリツプ
フロツプは、14個のNMOSトランジスタからな
り、単位セルを多く使用する。従来のコンタクト
の位置では６セル使用する。しかしながら、本発
明を用いると４セル使用すればよく、占有面積が
２／３ですむ。Ｎ個のリセツト付きデイレイフリツ プフロツプを用いるときはＮ×１／３セルが余るの で、その分他の機能ブロツクを集積化し、装置の
小型化が可能になる。
ロツクを作る場合特に使用しにくくなる点はな
い。マスタースライス方式でユーザーがいろいろ
な回路を作る場合、組合せ回路でなく、順序回路
に適用される。LSIで順序回路を設計する場合、
フリツプフロツプを初期設定のできるリセツト付
きデイレイフリツプフロツプを用いる。このフリ
ツプフロツプを用いないと、電源を入れた時出力
が定まらず検査が困難になる。ユーザーがあるマ
スタースライス上でリセツト付きデイレイフリツ
プフロツプを使用する割合は適用される順序回路
により異なるが、チツプ面積の約１割から４割と
考えられる。１つのリセツト付デイレイフリツプ
フロツプは、14個のNMOSトランジスタからな
り、単位セルを多く使用する。従来のコンタクト
の位置では６セル使用する。しかしながら、本発
明を用いると４セル使用すればよく、占有面積が
２／３ですむ。Ｎ個のリセツト付きデイレイフリツ プフロツプを用いるときはＮ×１／３セルが余るの で、その分他の機能ブロツクを集積化し、装置の
小型化が可能になる。
本発明は以上説明したように、トランジスタを
２次元のアレイ状に配置したマスタースライス
ICのコンタクトの位置を適切な所に設けること
により、ユーザーがいろいろな回路を例えばアル
ミニウム配線マスク一枚で、高密度に、高速に実
現できる効果がある。
２次元のアレイ状に配置したマスタースライス
ICのコンタクトの位置を適切な所に設けること
により、ユーザーがいろいろな回路を例えばアル
ミニウム配線マスク一枚で、高密度に、高速に実
現できる効果がある。
第１図は一般的なマスタスライスICのチツプ
レイアウトの概要を示した図、第２図は従来知ら
れているセルの回路図、第３図はそのマスクレイ
アウト図、第４図はリセツト付きフリツプフロツ
プの回路の一例を、第５図は第４図の回路を第２
図、第３図に示した従来のマスタースライスIC
で実現した時のマスクレイアウト図、第６図は本
発明の一実施例を示すセル構成図、第７図はその
マスクレイアウト図、第８図は第６図、第７図に
示した本発明のセルを用いて第４図の回路を実現
した時のマスクレイアウト図である。第２図と第
６図との対比からも明らかなように、第１及び第
２の電源線VDDとVSSとの間にそれらと並行する
ように直列接続されて並んだ駆動用MOSトラン
ジスタのうち端から第２番目のT12と第３番目の
T13とのソース・ドレイン結線にあるコンタクト
N3から第２の電源線を越えて引き出していたコ
ンタクトB3が端から第１番目のT11と第２番目の
T12との間に移してN8となり、端から第２番目の
T12のゲート配線中程に形成してあつたコンタク
トA2を端から第１番目のT11のゲート配線中程に
移してL7とした、点にその特徴がある。 図中、他の主な記号はそれぞれ次のものを示
す。１……マスタースライスICのチツプ、２…
…配線領域、３……行間配線領域、Cij……セル、
Pi……ボンデイングパツト、Ti……駆動用MOS
トランジスタ、Di……負荷用MOSトランジスタ、
Li，Mi，Ei，Bi，Ai……コンタクト、４１……
データ入力端子、４２……クロツク入力端子、４
４……リセツト入力端子、４５……出力端子。
レイアウトの概要を示した図、第２図は従来知ら
れているセルの回路図、第３図はそのマスクレイ
アウト図、第４図はリセツト付きフリツプフロツ
プの回路の一例を、第５図は第４図の回路を第２
図、第３図に示した従来のマスタースライスIC
で実現した時のマスクレイアウト図、第６図は本
発明の一実施例を示すセル構成図、第７図はその
マスクレイアウト図、第８図は第６図、第７図に
示した本発明のセルを用いて第４図の回路を実現
した時のマスクレイアウト図である。第２図と第
６図との対比からも明らかなように、第１及び第
２の電源線VDDとVSSとの間にそれらと並行する
ように直列接続されて並んだ駆動用MOSトラン
ジスタのうち端から第２番目のT12と第３番目の
T13とのソース・ドレイン結線にあるコンタクト
N3から第２の電源線を越えて引き出していたコ
ンタクトB3が端から第１番目のT11と第２番目の
T12との間に移してN8となり、端から第２番目の
T12のゲート配線中程に形成してあつたコンタク
トA2を端から第１番目のT11のゲート配線中程に
移してL7とした、点にその特徴がある。 図中、他の主な記号はそれぞれ次のものを示
す。１……マスタースライスICのチツプ、２…
…配線領域、３……行間配線領域、Cij……セル、
Pi……ボンデイングパツト、Ti……駆動用MOS
トランジスタ、Di……負荷用MOSトランジスタ、
Li，Mi，Ei，Bi，Ai……コンタクト、４１……
データ入力端子、４２……クロツク入力端子、４
４……リセツト入力端子、４５……出力端子。
Claims (1)
- １ 並行するように形成した第１及び第２の電源
線にはさまれた領域に少なくとも３個以上の駆動
用MOSトランジスタを各セル毎に直列接続して
前記電源線と並行するように配置し、これら駆動
用MOSトランジスタのうち端から第１番目のも
のと第２番目のものとを直列接続しているソー
ス・ドレイン結線に形成したコンタクトから更に
列方向配線を第２の電源線を越えて引き出してそ
の端にもコンタクトを設け、第１及び第２の電源
線を越えた位置まで列方向に伸びてその両端にコ
ンタクトを備えたゲート配線を前記端から第１番
目の駆動用MOSトランジスタに設けこのゲート
配線の中程第１及び第２の電源線にはさまれた位
置にもコンタクトを形成した、ことを特微とする
多数個のセルを２次元行列状に配列してなるマス
タースライス半導体集積回路のセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611978A JPS5582449A (en) | 1978-12-15 | 1978-12-15 | Cell of master slice semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15611978A JPS5582449A (en) | 1978-12-15 | 1978-12-15 | Cell of master slice semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582449A JPS5582449A (en) | 1980-06-21 |
| JPS635902B2 true JPS635902B2 (ja) | 1988-02-05 |
Family
ID=15620727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15611978A Granted JPS5582449A (en) | 1978-12-15 | 1978-12-15 | Cell of master slice semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5582449A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS63296240A (ja) * | 1988-04-22 | 1988-12-02 | Nec Corp | 半導体集積回路装置 |
-
1978
- 1978-12-15 JP JP15611978A patent/JPS5582449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582449A (en) | 1980-06-21 |
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