JPS6359196B2 - - Google Patents
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- Publication number
- JPS6359196B2 JPS6359196B2 JP27820884A JP27820884A JPS6359196B2 JP S6359196 B2 JPS6359196 B2 JP S6359196B2 JP 27820884 A JP27820884 A JP 27820884A JP 27820884 A JP27820884 A JP 27820884A JP S6359196 B2 JPS6359196 B2 JP S6359196B2
- Authority
- JP
- Japan
- Prior art keywords
- differential input
- output
- transistors
- differential
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001939 inductive effect Effects 0.000 claims description 3
- 230000004069 differentiation Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばWDD（ウインチエスター
デイスクドライブ）およびFFD（フロツピーデイ
スクドライブ）等に使用される微分回路に関す
る。
デイスクドライブ）およびFFD（フロツピーデイ
スクドライブ）等に使用される微分回路に関す
る。
従来、この種の微分回路は、例えば第４図に示
すように構成されている。第４図において、Ｑ
１，Ｑ２はNPN形の差動入力トランジスタで、
これらトランジスタＱ１，Ｑ２のベース側端子１
１1，１１2には、交流電源Viが接続される。上記
トランジスタＱ１，Ｑ２のエミツタ側の端子１２
１，１２2間にはキヤパシタＣが外付けされる。ま
た、上記トランジスタＱ１，Ｑ２の各エミツタと
接地点間にはそれぞれ、定電流源Ｉ１，Ｉ２が接
続される。上記トランジスタＱ１，Ｑ２のコレク
タと正の定電圧源VDDとの間には、抵抗Ｒ１，Ｒ
２が接続され、これらトランジスタＱ１，Ｑ２の
コレクタ側の出力端子１３1，１３2から微分出力
VOを得る。
すように構成されている。第４図において、Ｑ
１，Ｑ２はNPN形の差動入力トランジスタで、
これらトランジスタＱ１，Ｑ２のベース側端子１
１1，１１2には、交流電源Viが接続される。上記
トランジスタＱ１，Ｑ２のエミツタ側の端子１２
１，１２2間にはキヤパシタＣが外付けされる。ま
た、上記トランジスタＱ１，Ｑ２の各エミツタと
接地点間にはそれぞれ、定電流源Ｉ１，Ｉ２が接
続される。上記トランジスタＱ１，Ｑ２のコレク
タと正の定電圧源VDDとの間には、抵抗Ｒ１，Ｒ
２が接続され、これらトランジスタＱ１，Ｑ２の
コレクタ側の出力端子１３1，１３2から微分出力
VOを得る。
上記のような構成において、差動入力トランジ
スタＱ１，Ｑ２の各エミツタ間に設けられたキヤ
パシタＣは、微分動作をしており、トランジスタ
Ｑ１，Ｑ２のコレクタ、エミツタ間を流れる電流
が、抵抗Ｒ１，Ｒ２によつて電圧に変換され、上
記出力端子１３1，１３2から微分出力VOを得るよ
うになつている。
スタＱ１，Ｑ２の各エミツタ間に設けられたキヤ
パシタＣは、微分動作をしており、トランジスタ
Ｑ１，Ｑ２のコレクタ、エミツタ間を流れる電流
が、抵抗Ｒ１，Ｒ２によつて電圧に変換され、上
記出力端子１３1，１３2から微分出力VOを得るよ
うになつている。
今、抵抗Ｒ１，Ｒ２の抵抗値をそれぞれRLキ
ヤパシタＣの容量をCDとすると、上記微分出力
VOは次式(1)で表わせる。
ヤパシタＣの容量をCDとすると、上記微分出力
VOは次式(1)で表わせる。
VO＝2RL・CDdVi／dt ……(1)
ところで、上記WDDやFDDに使用される微分
回路においては、上記出力端子１３1，１３2をコ
ンパレータ１４の入力端にそれぞれ接続し、この
コンパレータ１４から出力信号OUTを得るよう
にしている。
回路においては、上記出力端子１３1，１３2をコ
ンパレータ１４の入力端にそれぞれ接続し、この
コンパレータ１４から出力信号OUTを得るよう
にしている。
しかし、このように微分器の出力をコンパレー
タの入力に直結すると、抵抗の比や定電流源の比
などに帰因する直流オフセツト電圧がそのままコ
ンパレータに伝えられるため、コンパレータの出
力の対称性が悪くなる欠点がある。
タの入力に直結すると、抵抗の比や定電流源の比
などに帰因する直流オフセツト電圧がそのままコ
ンパレータに伝えられるため、コンパレータの出
力の対称性が悪くなる欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、出力に直流オ
フセツト電圧が現われないようにすることによ
り、コンパレータの出力の対称性を向上させ高精
度な出力が得られるすぐれた微分回路を提供する
ことである。
もので、その目的とするところは、出力に直流オ
フセツト電圧が現われないようにすることによ
り、コンパレータの出力の対称性を向上させ高精
度な出力が得られるすぐれた微分回路を提供する
ことである。
すなわち、この発明においては、上記の目的を
達成するために、差動アンプの出力負荷として、
抵抗負荷に代えてインダクタによる誘導性負荷を
用いるようにしたもので、インダクタは直流的に
は抵抗が０Ωであるので直流オフセツト電圧は現
われない。
達成するために、差動アンプの出力負荷として、
抵抗負荷に代えてインダクタによる誘導性負荷を
用いるようにしたもので、インダクタは直流的に
は抵抗が０Ωであるので直流オフセツト電圧は現
われない。
以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第４図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、差動入力トランジスタＱ
１，Ｑ２の各エミツタ間には、抵抗Ｒ３が接続さ
れるとともに、上記トランジスタＱ１，Ｑ２の各
コレクタと定電圧源VDDとの間にはそれぞれ、イ
ンダクタＬ１，Ｌ２が接続されて成る。
して説明する。第１図において、前記第４図と同
一構成部には同じ符号を付してその詳細な説明は
省略する。すなわち、差動入力トランジスタＱ
１，Ｑ２の各エミツタ間には、抵抗Ｒ３が接続さ
れるとともに、上記トランジスタＱ１，Ｑ２の各
コレクタと定電圧源VDDとの間にはそれぞれ、イ
ンダクタＬ１，Ｌ２が接続されて成る。
上記のような構成において、差動入力トランジ
スタＱ１，Ｑ２の各ベースに交流電源Viから差
動入力信号が供給されると、一方のトランジスタ
がオン状態、他方のトランジスタがオフ状態とな
る。今、トランジスタＱ１がオン状態、Ｑ２がオ
フ状態となつたとすると、定電圧源VDDからイン
ダクタＬ１を介してトランジスタＱ１のコレク
タ、エミツタ間を電流が流れる。この時、上記イ
ンダクタＬ１により、トランジスタＱ１のコレク
タ、エミツタ間を流れる電流が微分される。上記
トランジスタＱ１のエミツタ電流は、定電流源Ｉ
１を介して接地点に導びかれるとともに、抵抗Ｒ
３および定電流源Ｉ２を介して接地点に導びかれ
る。上記抵抗Ｒ３は、差動入力電圧のレンジおよ
びリニアな領域を広げる働きをしている。そし
て、上記インダクタＬ１により微分された電流の
変化分が微分出力VOとして出力端子１３1，１３2
間から得られる。なお、トランジスタＱ２がオン
状態、Ｑ１がオフ状態となつた場合にも同様な動
作を行なう。
スタＱ１，Ｑ２の各ベースに交流電源Viから差
動入力信号が供給されると、一方のトランジスタ
がオン状態、他方のトランジスタがオフ状態とな
る。今、トランジスタＱ１がオン状態、Ｑ２がオ
フ状態となつたとすると、定電圧源VDDからイン
ダクタＬ１を介してトランジスタＱ１のコレク
タ、エミツタ間を電流が流れる。この時、上記イ
ンダクタＬ１により、トランジスタＱ１のコレク
タ、エミツタ間を流れる電流が微分される。上記
トランジスタＱ１のエミツタ電流は、定電流源Ｉ
１を介して接地点に導びかれるとともに、抵抗Ｒ
３および定電流源Ｉ２を介して接地点に導びかれ
る。上記抵抗Ｒ３は、差動入力電圧のレンジおよ
びリニアな領域を広げる働きをしている。そし
て、上記インダクタＬ１により微分された電流の
変化分が微分出力VOとして出力端子１３1，１３2
間から得られる。なお、トランジスタＱ２がオン
状態、Ｑ１がオフ状態となつた場合にも同様な動
作を行なう。
上記、インダクタＬ１，Ｌ２のインダクタンス
をそれぞれLDとすると、微分出力VOは次式(2)で
表わされる。
をそれぞれLDとすると、微分出力VOは次式(2)で
表わされる。
VO＝2LD・di／dt ……(2)
ここで、電流ｉはVi／R3であるので、
VO＝2LLD・１／R3・dVi／dt ……(3)
となる。上式(3)は、差動入力信号Viが微分され
てVOなる出力電圧が得られることを示している。
てVOなる出力電圧が得られることを示している。
このような構成によれば、インダクタＬ１，Ｌ
２のインピーダンスは直流的には０Ωであるの
で、直流オフセツト電圧は現われない。従つて、
コンパレータ１４の出力の対称性を向上でき、高
精度な出力が得られる。
２のインピーダンスは直流的には０Ωであるの
で、直流オフセツト電圧は現われない。従つて、
コンパレータ１４の出力の対称性を向上でき、高
精度な出力が得られる。
第２図は、この発明の他の実施例を示すもの
で、差動入力トランジスタＱ１，Ｑ２のエミツタ
間に抵抗Ｒ４，Ｒ５を直列接続し、これら抵抗Ｒ
４，Ｒ５の接続点と接地点間に定電流源Ｉ３を設
けたものである。
で、差動入力トランジスタＱ１，Ｑ２のエミツタ
間に抵抗Ｒ４，Ｒ５を直列接続し、これら抵抗Ｒ
４，Ｒ５の接続点と接地点間に定電流源Ｉ３を設
けたものである。
このような構成においても、基本的には上記第
１図の回路と同様な動作を行ない、同じ効果が得
られる。
１図の回路と同様な動作を行ない、同じ効果が得
られる。
第３図は、さらにこの発明の他の実施例を示す
もので、入力抵抗を高く設定するために、前記第
１図の回路にエミツタフオロワを追加したもので
ある。すなわち、トランジスタＱ１，Ｑ２の各ベ
ースにはそれぞれ、トランジスタＱ３，Ｑ４のエ
ミツタが接続され、これらトランジスタＱ３，Ｑ
４のベースが端子１１1，１１2にそれぞれ接続さ
れる。また、上記トランジスタＱ３，Ｑ４の各コ
レクタはそれぞれ、定電圧源VDDに接続され、各
エミツタと接地点間には定電流源Ｉ４，Ｉ５が接
続されて成る。
もので、入力抵抗を高く設定するために、前記第
１図の回路にエミツタフオロワを追加したもので
ある。すなわち、トランジスタＱ１，Ｑ２の各ベ
ースにはそれぞれ、トランジスタＱ３，Ｑ４のエ
ミツタが接続され、これらトランジスタＱ３，Ｑ
４のベースが端子１１1，１１2にそれぞれ接続さ
れる。また、上記トランジスタＱ３，Ｑ４の各コ
レクタはそれぞれ、定電圧源VDDに接続され、各
エミツタと接地点間には定電流源Ｉ４，Ｉ５が接
続されて成る。
このような構成によれば、トランジスタＱ３，
Ｑ４により入力抵抗を高めることができ、回路の
応用範囲を広げることができる。この回路におい
ても出力に直流オフセツト電圧が現われないのは
もちろんである。
Ｑ４により入力抵抗を高めることができ、回路の
応用範囲を広げることができる。この回路におい
ても出力に直流オフセツト電圧が現われないのは
もちろんである。
以上説明したようにこの発明によれば、出力に
直流オフセツト電圧が現われないようにすること
により、コンパレータの出力の対称性を向上さ
せ、高精度な出力が得られるすぐれた微分回路を
提供できる。
直流オフセツト電圧が現われないようにすること
により、コンパレータの出力の対称性を向上さ
せ、高精度な出力が得られるすぐれた微分回路を
提供できる。
第１図はこの発明の一実施例に係わる微分回路
の構成を示す図、第２図および第３図はそれぞれ
この発明の他の実施例を示す回路図、第４図は従
来の微分回路を示す図である。 Ｑ１，Ｑ２……差動入力トランジスタ、Vi…
…交流電源（差動入力信号）、Ｒ３〜Ｒ５……抵
抗、Ｉ１〜Ｉ５……定電流源、VDD……定電圧
源、Ｌ１，Ｌ２……インダクタ（誘導性負荷）、
VO……微分出力。
の構成を示す図、第２図および第３図はそれぞれ
この発明の他の実施例を示す回路図、第４図は従
来の微分回路を示す図である。 Ｑ１，Ｑ２……差動入力トランジスタ、Vi…
…交流電源（差動入力信号）、Ｒ３〜Ｒ５……抵
抗、Ｉ１〜Ｉ５……定電流源、VDD……定電圧
源、Ｌ１，Ｌ２……インダクタ（誘導性負荷）、
VO……微分出力。
Claims (1)
- １ それぞれのベースに差動入力信号が供給され
る一対の差動入力トランジスタと、これら差動入
力トランジスタの各エミツタ間に設けられる抵抗
と、上記差動入力トランジスタのエミツタ側と接
地点間に設けられる定電流源と、上記差動入力ト
ランジスタの各コレクタと定電圧源間にそれぞれ
設けられる第１、第２の誘導性負荷とを具備し、
上記差動入力トランジスタの各コレクタから上記
差動入力信号の微分出力を得ることを特徴とする
微分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27820884A JPS61156378A (ja) | 1984-12-27 | 1984-12-27 | 微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27820884A JPS61156378A (ja) | 1984-12-27 | 1984-12-27 | 微分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156378A JPS61156378A (ja) | 1986-07-16 |
| JPS6359196B2 true JPS6359196B2 (ja) | 1988-11-18 |
Family
ID=17594100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27820884A Granted JPS61156378A (ja) | 1984-12-27 | 1984-12-27 | 微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156378A (ja) |
-
1984
- 1984-12-27 JP JP27820884A patent/JPS61156378A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156378A (ja) | 1986-07-16 |
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