JPS6359312B2

JPS6359312B2 -

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Publication number: JPS6359312B2
Application number: JP58068350A
Authority: JP
Priority date: 1983-04-20
Filing date: 1983-04-20
Publication date: 1988-11-18
Also published as: JPS59194588A

Description

【発明の詳細な説明】

（発明の属する分野）本発明は動きのある画像に対しても精度のよい
予測を行い、高能率で符号化する動き補償フレー
ム間符号化装置に関するものである。（従来の技術）ビデオ信号のフレーム間相関を利用して高能率
で符号化する方式にフレーム間符号化方式があ
る。フレーム間符号化方式は入力されるビデオ信
号の予測値として１フレーム前の画素値を用い、
その予測誤差を符号化して伝送するもので、画像
の動きが小さいことを前提としており、テレビ会
議のように被写体の動きが小さいものを対象とし
ている。このため、画像の動きが大きい場合予測
が合わなくなり、符号化能率が低下することにな
る。動きが大きい場合にも予測精度を高くするのが
動き補償フレーム間符号化方式である。この方式
では入力信号を所定の大きさ、例えば７ライン×
７画素のブロツクに分割し、このブロツクに対し
１フレーム前の同じ位置のブロツクや１フレーム
前で上下方向に±ｍライン（例えばｍ＝１〜６）
及び左右方向に±ｎ画素（例えばｎ＝１〜６）ず
れた位置のブロツクを抽出し、入力信号との間の
予測誤差が最も小さくなるブロツクを選択する。
このブロツクが上下方向、左右方向にどれだけず
れたものであるかを表わすために、このブロツク
のベクトル情報を受信側に伝送すると共にこのブ
ロツク内の画素値を予測値として予測符号化を行
う。このように従来のこの種の方式では例えば会議
参加者が動いた場合、人物の動きに対しては補償
しているが、後に映し出される壁等背景画像に対
しては予測が当らないため、この領域において大
きな情報が発生し、符号化能率が低下する欠点が
あつた。また、人物等の動きの後に表われる背景に対し
て背景メモリを用いるもの（例えば、特開昭57−
157696号公報）もあるが、これは背景を記憶する
のみで、背景メモリの内容を背景の変化に応じ逐
次補正し、予測精度を良くする概念はなかつた。またカメラの切替や会議室の明るさの変化に対
して徐々に補正する方法がこれまでのところな
く、意識的に背景メモリを書き替えしなければ、
対応できないという欠点があつた。また、動きの後に表われる背景に対して背景予
測することは重要であるが、これまで適切な手段
は見当らず、高能率符号化が実現されていなかつ
た。（発明の目的）本発明はこのような欠点を除去するため、背景
用のフレームメモリを設置し、人物が動いた後に
映し出される背景についても精度良く予測符号化
するようにしたもので、以下図面について詳細に
説明する。（発明の構成および作用）第１図は本発明の一実施例の構成を示すブロツ
ク図であつて、送信部において、１はビデオ入力
端子、２は入力信号の帯域を制限する低域フイル
タ、３は低域フイルタ２の出力から同期信号を分
離する同期分離回路、４は同期分離回路３の出力
に位相同期のとれた各種クロツク情報を発生しク
ロツクの必要な各回路に出力するクロツク発生回
路、５は低域フイルタ２の出力であるアナログビ
デオ信号をデイジタル信号に変換するＡ／Ｄ変換
回路、６はＡ／Ｄ変換器５の出力を所定の大きさ
のブロツクに分割して出力する前処理回路、７は
符号化・復号化済みの処理画像を記憶する第１の
記憶回路、８は背景画像を記憶する第２の記憶回
路、９は前記前処理回路６から供給される入力信
号に対して最も予測誤差が小さくなるブロツクを
前記第１の記憶回路７及び第２の記憶回路８の出
力の中から検出する最適予測ブロツク検出回路、
１０は最適予測ブロツク検出回路９の出力に基づ
いて、第１の記憶回路７及び第２の記憶回路８の
出力の中から該当するブロツクの信号を選択して
出力する選択回路、１１は前処理回路６の出力に
対して選択回路１０の出力を予測値として引算を
し予測誤差を出力する引算回路、１２は引算回路
１１の出力を量子化等して量子化代表値を出力す
る予測誤差処理回路、１３は予測誤差処理回路１
２の出力及び最適予測ブロツク検出回路９の出力
に対し所定の符号を割当てる符号割当回路、１４
は符号割当回路１３の出力に対し画面上の位置す
なわちアドレスを表わす情報を発生するアドレス
情報発生回路、１５は第１の記憶回路７、第２の
記憶回路８の内容と受信部の夫々対応する記憶回
路の内容とを一致させるための情報を送出する誤
り制御情報送出回路、１６は符号化の制御状態を
表わす情報を発生する符号化制御情報発生回路、
１７はクロツク発生回路４の出力でタイミングを
取り前記符号割当回路１３、アドレス情報発生回
路１４、誤り制御情報送出回路１５及び符号化制
御情報発生回路１６の出力を時分割的に多重する
多重回路、１８は多重回路１７の出力を一旦記憶
し、伝送クロツク発生回路１９の出力クロツクで
読み出すバツフアメモリ、２０はバツフアメモリ
１８の出力に対し伝送フレームを構成するフレー
ム構成回路、２１はフレーム構成回路２０の出力
を伝送路符号例えばAMI符号に変換しデータ出
力端子２２を介してデイジタル伝送路に送出する
デイジタルインタフエース、また、２３は前記予
測誤差処理回路１２の出力と選択回路１０の出力
を加えて局部復号信号を出力する加算回路、２４
は予測誤差処理回路１２の出力を基に画像の背景
を検出する背景検出回路、２５は前記加算回路２
３及び第２の記憶回路８の出力を受けて背景検出
回路２４の出力により指定される領域の画素値を
補正して出力する記憶制御回路である。受信側において、２６はデータ入力端子、２７
は入力される伝送路符号例えばAMI符号を受信
し、復号処理の可能な信号例えばユニポーラの信
号に変換するデイジタルインタフエース、２８は
デイジタルインタフエース２７の出力を受けて伝
送路クロツクを再生すると共に、復号に必要な各
種クロツク信号を再生するクロツク再生回路、２
９はデイジタルインタフエース２７の出力の中か
ら伝送フレームを分解するフレーム分解回路、３
０はフレーム分解回路２９の出力を一旦記憶し、
記憶したデータを復号速度に応じて読み出すバツ
フアメモリ、３１はバツフアメモリ３０の出力の
中からアドレス情報を識別してワード識別回路３
３に供給するアドレス情報識別回路、３２はバツ
フアメモリ３０の出力の中から誤り制御情報を識
別し、これを後述する第３の記憶回路３５、記憶
制御回路４０及び送信部の第１の記憶回路７、記
憶制御回路２５、誤り制御情報送出回路１５に供
給すると共に復号のための制御情報を識別して復
号に必要な各回路に供給する制御情報識別回路、
３３はバツフアメモリ３０の出力の中から最適予
測ブロツクを表わす情報を識別して後述する選択
回路３７に出力すると共に予測誤差を表わすワー
ドを識別して予測誤差復号回路３４に出力するワ
ード識別回路、３４はワード識別回路３３の出力
を受けて予測誤差を復号する予測誤差復号回路、
３５は復号済みの画像を記憶する第３の記憶回
路、３６は背景画像を記憶する第４の記憶回路、
３７は第３の記憶回路３５、第４の記憶回路３６
の出力の中からワード識別回路３３の出力によつ
て指定されるブロツクの信号を選択して出力する
選択回路、３８は選択回路３７の出力と予測誤差
復号回路３４の出力を加えて復号信号を出力する
加算回路、３９は予測誤差復号回路３４の出力を
基に背景を検出する背景検出回路、４０は前記第
４の記憶回路３６および加算回路３８の出力を受
けて背景検出回路３９の出力により指定される領
域の画素値を補正して出力する記憶制御回路、４
１は加算回路３８の出力を受けて並べ換え雑音除
去等の処理を行う後処理回路、４２は後処理回路
４１から供給されるデイジタル信号をアナログ信
号に変換するＤ／Ａ変換回路、４３はＤ／Ａ変換
回路４２の出力を帯域制限してビデオ出力端子４
４に出力する低域フイルタである。次にこれらの動作について説明する。ビデオ入
力端子１より入力されるビデオ信号例えばNTSC
信号は、低域フイルタ２、Ａ／Ｄ変換回路５によ
り所定の帯域例えば4.2MHzに制限され、4sc
（scはサブキヤリア周波数）の周波数で標本化さ
れ、例えば１サンプル当り８ビツトのデイジタル
信号に符号化されて前処理回路６に供給される。第２図は前処理回路６の構成の一例を示す図で
あつて、６０１は色分離TDM回路、６０２は雑
音除去回路、６０３は走査変換回路である。本発
明は入力信号としてNTSC信号やPAL信号のよ
うに輝度信号と色信号とで構成されるコンポジツ
ト信号を対象としている。このような信号では色
信号で変調した副搬送波（サブキヤリア）が輝度
信号の高域に周波数多重されており、しかもこの
サブキヤリアの位相がフレーム毎に180゜シフトし
ているため、このままの形でフレーム間差分を符
号化しても高能率で符号化することはできない。
色分離TDM回路６０１は高能率符号化が可能な
ように信号形式を変換するための回路であつて、
輝度信号Ｙと二つの色信号C₁，C₂（例えばＩ信号
とＱ信号）に分離し、色信号について時間圧縮し
た信号を輝度信号の帰線消去期間に時分割多重す
る。第３図は色分離TDM回路６０１の出力である
TDM信号のフオーマツトとサンプル点の関係を
表わす図であり、(a)はNTSC信号の一水平走査線
の信号を示し、(b)はTDMカラーTV信号フオー
マツトを示す。１ライン当り455サンプルとし、
最初の７サンプルでカラーバーストの振幅値を伝
送し、続く63サンプル、385サンプルで夫々色信
号、輝度信号を伝送する。なお図中C¹、C²信号
は奇ラインのサンプル値を奇偶２ラインに分けて
送出する。C₁信号は奇数ライン分のみ、C₂信号
は偶数ライン分のみ伝送する。雑音除去回路６０２は通常のノイズリジユーサ
ーの回路構成で実現できる。すなわち、微少なフ
レーム間差分を雑音と見做して抑圧する。走査変換回路６０３は複数ライン分のメモリで
構成される。第４図は走査変換回路６０３の入出力信号のフ
オーマツトを表わし、(a)は雑音除去回路６０２の
出力、(b)は走査変換出力を示す。図は７ライン間
の走査変換を行う場合であつて、雑音除去回路６
０２の出力は順次第１ラインから第７ラインメモ
リに書込む。書込まれたデータは図の走査変換出
力の欄に示すように縦方向に並んだサンプルを
X₁ ¹、X₁ ²、………X₁ ⁷、X₂ ¹、X₂ ²………X₂ ⁷、
X₃ ¹………の順に読み出す。但し、X^m _oのｍはライ
ン番号、ｎはサンプル番号である。この走査変換
は14ライン分のメモリを持ち、この内の７ライン
メモリに書込んでいる７ライン期間は他の７ライ
ンメモリから読出し、次の７ライン期間には書込
みを行うメモリと読出しを行うメモリを切換える
ことにより実現できる。走査変換されたデータは
所定の時間だけ遅延された後、最適予測ブロツク
検出回路９および引算回路１１へ送出される。最適予測ブロツク検出回路９は前処理回路６か
ら供給される値を入力とし、この信号の１ブロツ
ク、例えば７ライン×７サンプル分のデータに対
し最も予測誤差の小さいブロツクを第１の記憶回
路７および第２の記憶回路８の出力の中から検出
する。第５図は最適予測ブロツク検出回路９の構成の
一例を示すもので、９０１は展開回路、９０２〜
９１４は予測誤差累算回路（ACM）、９１５〜９
２７は垂直最適ブロツク検出回路（VBD）、９２
８は背景用予測誤差累算回路、９２９は水平最適
ブロツク検出回路である。なお、図中▽内の数は
ビツト数を示す。第６図は第５図の展開回路９０１の詳細な構成
の一例を示し、７ラインメモリ９１０１，９１０
２と、走査変換回路９１０３〜９１１５とで構成
されている。第７図は展開回路９０１の処理動作を説明のた
めの画素配置図であり、(a)は現信号および背景信
号の画素配置を示し、(b)は１フレーム前の信号の
画素配置を示す。ここで、x^m _o、y^m _oにおいて、ｍ
はブロツク内ライン番号、ｎはブロツク内画素番
号を示している。第５図において、展開回路９０１には第１の記
憶回路７よりの信号が供給される。この信号は第
６図の７ラインメモリ９１０１及び９１０２を介
して出力される信号と、７ラインメモリ９１０
１を介して出力される信号と、７ラインメモリ
を通らない出力としてそれぞれ走査変換回路９
１０３〜９１１５に供給され、走査変換回路９１
０３〜９１１５からは変換された信号列d₂〜d₁₄
の８ビツト信号が出力され、予測誤差累算回路９
１４へ入力される。第８図は展開回路９０１の信号タイムチヤート
を示し、〜は上記走査変換回路９１０３〜９
１１５に供給される信号、d₂〜d₁₄は変換された
信号を示す。また、第５図において、前処理回路６の走査変
換回路６０３から入力される49タイムスロツトの
８ビツト信号に対し、予測誤差累算回路９０２〜
９１４では縦横それぞれの方向に±６画素動いた
位置に対応する信号との誤差を累算し、１つの予
測誤差累算回路に縦方向±６画素の動きに対応す
る13個の演算出力を得る。得られた演算結果は13
タイムスロツトの時系列データに変換し、垂直最
適ブロツク検出回路９１５〜９２７に送出する。第９図は予測誤差累算回路（ACM）９０２〜
９１４の中の一つの回路（ｌ番目）についてその
構成の一例を示すもので、９１１６〜９１２８は
引算回路、９１２９〜９１４１はROM、９１４
２〜９１５４は加算回路、９１５５〜９１８０は
フリツプフロツプ、９１８１〜９１９３はトライ
ステート出力のフリツプフロツプ、９１９４は７
サンプル遅延回路である。先ず走査変換回路６０３より入力される信号ｘ
は引算回路９１１６〜９１２８に供給され、ここ
で予測誤差累算回路９０２〜９０４あるいは展開
回路９０１の出力を引かれる。ROM９１２９〜
９１４１は夫々接続されている引算回路の出力の
絶対値が所定の閾値以上の時“１”その他の時
“０”を出力する。次に加算回路９１４２〜９１
５４とこれに対応するフリツプフロツプ９１５５
〜９１６７は累算回路を構成し、予め定めた大き
さの１ブロツク期間各ROM９１２９〜９１４１
の出力値を累算する。ブロツク毎の累算結果はフ
リツプフロツプ９１６８〜９１８０に記憶され、
その結果がトライステート（TS）出力のフリツ
プフロツプ９１８１〜９１９３で１本の信号系列
に時分割多重され、夫々対応する垂直最適ブロツ
ク検出回路９１５〜９２７へ出力される。７サン
プル遅延回路９１９４は予測誤差累算回路あるい
は展開回路から供給される信号を７サンプル期間
遅延させて次の予測誤差累算回路へ出力する。第１０図は予測誤差累算回路９０２，９０３の
信号タイムチヤートを示す。この図に示すように
49タイムスロツト後に予測誤差累算データｇが13
個得られる。これを13タイムスロツトの時系列デ
ータｈに変換して垂直最適ブロツク検出回路に出
力する。垂直最適ブロツク検出回路（VBD）は13個
（９１５〜９２７）あり、１つのVBD回路には横
方向にある一定値で縦方向に13種（±６ライン）
の動きに対応したブロツクのデータが入力され
る。第１１図は垂直最適ブロツク検出回路（VBD）
の構成を示すもので、９１９５は比較回路、９１
９６はカウンタ、９１９７，９１９８は選択回
路、９１９９〜９２０２はフリツプフロツプ、９
２０３，９２０４はトライステート出力のフリツ
プフロツプである。比較回路９１９５は予測誤差
累算回路からの入力値とフリツプフロツプ９１９
９の出力値を１タイムスロツトごとに比較し、比
較結果を選択回路９１９７，９１９８へ出力す
る。選択回路９１９７は比較回路９１９５の検討
結果に基づき、二つの入力の内小さい方を選択す
る。フリツプフロツプ９１９９はブロツクの先頭
において、表わし得る値の最大値を出力し、それ
以後は選択回路９１９７の出力を記憶する。従つ
て、この出力は13タイムスロツト後には予測誤差
累算回路からの入力回路の内、最も小さいデータ
になる。フリツプフロツプ９２０１は１ブロツク
ごとにフリツプフロツプ９１９９の出力を記憶す
る。トライステート出力のフリツプフロツプ９２
０３は他の垂直最適ブロツク検出回路内の同様の
トライステート出力のフリツプフロツプとワイヤ
ードORで接続され、各出力は１本の信号系列に
時分割多重され水平最適ブロツク検出回路９２９
へ出力される。カウンタ９１９６はブロツク内のタイムスロツ
ト番号を表わす情報を出力する。この出力は選択
回路９１９８、フリツプフロツプ９２００，９２
０２、トライステート出力のフリツプフロツプ９
２０４を介して出力され、選択回路９１９７によ
り最終的に選択されたデータのアドレス情報とし
て水平最適ブロツク検出回路９２９へ出力され
る。この時、カウンタ９１９６は比較回路９１９
５を制御して、二つの入力が等しい時は、上下、
左右方向６サンプルずつの動き補償範囲に対し、
中心に近い方の値を選択するように優先度選択動
作させる。第１２図は第１１図に示した垂直最適ブロツク
検出回路の入出力信号列を示す。また、背景に対する予測誤差累算データは背景
用予測誤差累算回路９２８において計算される。
この回路の構成は第９図の中の破線で囲まれた部
分の回路のみで構成され、その動作は第９図で説
明したものと同様である。次に13個の垂直最適ブロツク検出回路の出力、
１個の背景用予測誤差累算回路の出力、計14個の
中から最も小さなものを選択しなければならな
い。そのためまず14個のデータを14タイムスロツ
トの時系列データにして水平最適ブロツク検出回
路９２９に出力する。第１３図は水平最適ブロツク検出回路９２９の
構成を示し、９２０５は比較回路、９２０６はカ
ウンタ、９２０７，９２０８は選択回路、９２０
９，９２１０，９２１２はフリツプフロツプ、９
２１１はデコーダである。これらは垂直最適ブロ
ツク検出回路（第１１図）と同様の動作により最
適ブロツクが１つ検出される。この場合選択回路
９２０８はカウンタ９２０６の出力とフリツプフ
ロツプ９２１０の出力を選択する動作と同期し
て、垂直最適ブロツク検出回路のトライステート
出力のフリツプフロツプ群（９２０４他）から供
給されるデータの内の一つを選択する。この結果
フリツプフロツプ９２１０からは垂直、水平両方
向の最適予測ブロツクを表わす情報が出力される
ことになる。デコーダ９２１１はこれらの情報を
デコードし、垂直、水平夫々に対し表に示すよう
な符号を割り当てる。フリツプフロツプ９２１２
はデコーダ９２１１の出力動きブロツク及び背景
ブロツクをブロツクごとに記憶し、選択回路１０
及び符号割当回路１３へ供給する。検出された最適ブロツクに応じた位置の信号は
選択回路１０において遅延時間を調整した後予測
信号として引算回路１１並びに加算回路２３に出
力する。

【表】

【表】第１４図は選択回路１０の構成の一例を示し、
１０１〜１０４はメモリ、１０５はアドレス制御
回路、１０６はフリツプフロツプ、１０７はイン
バータである。メモリ１０１には第７図のデータ
(b)の内、上1/3が書き込まれ、メモリ１０２には
中央部、メモリ１０３には下部1/3が書込まれ、
メモリ１０４には背景（第２の記憶回路８の出力
が書込まれる。メモリ１０１〜１０３の読出しは
アドレス制御回路１０５より供給され、メモリ１
０４については、書込まれたデータを所定の一定
時間遅延したものを順次読出す。第１５図は書込み・読出し用のアドレス制御回
路の構成の一例を示し、１５０１，１５０６はカ
ウンタ、１５０２は乗算回路、１５０３，１５０
４は加算回路、１５０５は選択回路、１５０７は
デコーダである。メモリ１０１〜１０４への書込
みは標本化クロツクf_sをカウントアツプするカウ
ンタ１５０１の出力をそのままアドレスとして行
われる。読み出しアドレスは最適予測ブロツクに対応す
る画素が順に読み出されるよう制御する。即ち、
最適ブロツクの水平方向のアドレスを乗算回路１
５０２により７倍して、加算回路１５０３により
垂直方向のアドレスと加え、この値に遅延量と書
き込みアドレスを加えたものを読み出しアドレス
とする。遅延量は量適予測ブロツク検出回路９に
おいて最適なブロツクを検出するために要す時間
であり、これは装置設計により定まる値で、この
値を設定することにより実現される。選択回路１
５０５はカウンタ１５０１の出力と加算回路１５
０４の出力を交互に切り換えて各メモリに出力す
る。カウンタ１５０６は最適ブロツクの先頭位置の
ライン、すなわち垂直最適ブロツクベクトルを規
準にラインをカウントし、その値により３つのメ
モリ１０１〜１０３の内から、読出しを行うメモ
リを選択する。各メモリ１０１〜１０４はチツプ
セレクト端子CSを用いて制御され、指定された
メモリのみから出力が出される。これらの出力は
ワイヤードORでフリツプフロツプ１０６に供給
され、ここで波形整形され予測値として引算回路
１１，加算回路２３へ出力される。引算回路１１により出力される予測誤差は予測
誤差処理回路１２において所定の量子化特性に基
づいて例えば15レベルの代表値に量子化される。ここでは予測誤差処理回路１２を量子化回路で
構成する場合について述べたが、その他にフレー
ム差分の抑圧回路・伸長回路を含むことも可能で
ある。第１６図は予測誤差処理回路１２の構成の一例
を示す図であつて、１２１は抑圧回路、１２２は
量子化回路、１２３は伸長回路である。引算回路
１１より供給される予測誤差は抑圧回路１２１に
おいて、所定の非線形特性に基づき、抑圧され
る。この特性は数種類用意され、バツフアメモリ
１８の記憶量に応じて制御される。記憶量が多い
程抑圧率の高い特性に切換えられる。この時、色
信号と輝度信号により特性を区別することも可能
である。抑圧されたデータは量子化回路１２２に
おいて所定の特性に基づき量子化される。この場
合バツフアメモリ１８の記憶量に応じて特性を切
換えることも可能である。量子化されたデータは
符号割当回路１３に送られると共に、伸長回路１
２３において、抑圧回路１２１の逆特性に基づい
て伸長される。抑圧回路１２１、量子化回路１２
２、伸長回路１２３は全てROMで実現可能であ
る。また、他の実施例として量子化回路１２２を前
値DPCM回路で置き換えることも可能である。
この場合はフレーム間差分値に対し、更にフレー
ム内の前値DPCM処理を施すもので、フレーム
間複合予測を行うことになる。更に他の実施例として予測誤差処理回路１２を
直交変換符号化回路で構成することも可能であ
る。第１７図はこの場合の予測誤差処理回路１２の
他の構成を示す図であつて、１２４は直交変換回
路、１２５は量子化回路、１２６は直交逆変換回
路である。直交変換回路１２４はアダマール変換
やcosine変換など任意の方式で構成することがで
きる。例えばアダマール変換について説明する
と、引算回路１１より入力されるデータをｎサン
プルごとにブロツク化し、このブロツクをベクト
ルＸ＝（x₁、x₂………x_o）ｔに対応づけ、直交行
列ＡによつてＹ＝AXの関係で変換して、各成分
を量子化回路１２５において量子化する。量子化
特性は直交変換回路１２４において測定した情報
量あるいはバツフアメモリ１８の記憶量に応じて
切換える場合もある。直交逆変換回路１２６にお
いてはＸ＝A^TＹの関係で逆変換し、出力する。次に符号割当回路１３について説明する。第１８図は符号割当回路１３の構成の一例を示
す図であつて、１３１，１３４は符号化回路、１
３２は遅延回路、１３３は引算回路、１３５は多
重回路である。予測誤差処理回路１２より供給さ
れるデータは例えば49サンプル毎にブロツク化
し、ブロツク内の全サンプルの値が零の時無効ブ
ロツクとし、出力を禁止する。その他のブロツク
を有効ブロツクとし、各サンプルのデータに所定
の可変長符号を割当て出力する。ブロツクの種類
を表わす情報をアドレス情報発生回路１４へ供給
し、ここで無効ブロツクに対し“１”１ビツト、
有効ブロツクに対し“０”１ビツトを出力して、
多重回路１７でブロツクの先頭に時分割多重す
る。ここではブロツク化して伝送する場合について
述べたが、他に、零の値についてはその連続する
数を符号で伝送する、いわゆるランレングス法に
より、他の値のデータについてはそのアドレスを
符号で伝送する方法がある。この場合もこれらの
アドレス情報はアドレス情報発生回路１４より、
多重回路１７に出力される。最適予測ブロツク検出回路９より供給される動
きベクトル情報は遅延回路１３２により所定の時
間遅延され、引算回路１３３において、現信号か
ら引算され、その差分値を符号化回路１３４にお
いて所定の可変長符号を割当てられる。多重回路
１３５は符号化回路１３１，１３４の出力を時分
割多重し、多重回路１７へ出力する。遅延回路１
３２における遅延量は１ブロツク、１フイール
ド、１フレーム期間等を取り得る。又、遅延回路
１３２は例えばラインの先頭において、その内容
をリセツトされる。ここでは動きベクトル情報を差分の形にして伝
送する方法について述べたが、差分を取らずその
ままのデータを符号化して伝送する方法もある。多重回路１７は符号割当回路１３、アドレス情
報発生回路１４、誤り制御情報送出回路１５及び
符号化制御情報発生回路１６の出力を時分割多重
する。バツフアメモリ１８は不規則に入力される
データを一旦記憶し、伝送クロツク発生回路１９
より供給される一定のクロツクで読出す。伝送ク
ロツク発生回路１９、フレーム構成回路２０、デ
イジタルインタフエース２１はこの種の装置に関
連する業者により容易に実現される従来からの回
路である。符号化制御情報発生回路１６はバツフアメモリ
１８の記憶量を検出し、その記憶量に応じて、１
サンプル置きに符号化するサブ・サンプル符号化
や、１フイールド置きに符号化するフイールド駒
落し等の符号化モードを決定し、そのモードを表
わす制御情報を、必要な各種回路に供給する。また、予測誤差処理回路１２より出力されるデ
ータは加算回路２３において、選択回路１０の出
力値に加えられ、局部復号信号として第１の記憶
回路７及び記憶制御回路２５に出力される。次に本発明の特徴である背景検出回路２４、記
憶制御回路２５について説明する。背景検出回路２４は予測誤差処理回路１２から
供給される値を受け、これが所定の閾値未満の時
背景と見做し、背景であることを表わす背景情報
“１”を記憶制御回路２５に出力する。これは背
景検出回路２４が閾値回路のみで構成される場合
の実施例であるが、他に上記閾値回路の出力を例
えば６フレーム期間記憶し、６フレーム期間続け
て、“１”であつた領域を背景と見做して、背景
情報を出力する場合もある。更に上記ではサンプル単位で背景領域を識別す
る実施例について述べたが、他に、例えば７ライ
ン×７サンプルのブロツク単位で識別する場合も
ある。この場合、ブロツク内の全サンプルが所定
の閾値未満の時、このブロツクを背景領域と見做
して背景情報を出力する。また、この実施例では
ブロツク内の全サンプルが所定の閾値未満の時背
景としたが、他の実施例ではブロツク内のサンプ
ルの内、所定の閾値を超えるサンプル数が所定の
値以下の時、このブロツクを背景と見做す。第１９図は記憶制御回路２５の構成の一例を示
す図であつて、２５１は引算回路、２５２は差分
識別回路、２５３は加算値制御回路、２５４は加
算回路、２５５は切換器である。引算回路２５１
は加算回路２３より供給される局部復号値から第
２の記憶回路８の出力値を引き差分を出力する。
差分識別回路２５２は引算回路２５１の出力が零
か正か負かの識別を行い識別情報を出力する。加
算値制御回路２５３は背景検出回路２４の出力が
“１”である時、差分識別回路２５２の出力に応
じて出力値を切換える。すなわち、差分識別回路
２５２の出力が正を表わす時＋ｍ（８ビツト精度
で表わした＋ｍ／256V）を、負を表わす時−ｍ
を、零の時０を出力する。又、背景検出回路２４
の出力が“０”の時０を出力する。ｍの値は例え
ば１である。又、符号化制御情報発生回路１６よ
り供給されデータがサンプルモードを表わす時、
その映像フイールド期間は加算値制御回路２５３
は０を出力する。同様にフイールド駒落しモード
を表わす時、駒落しされるフイールド期間は０を
出力する。上記は加算値制御回路２５３を背景検出回路２
４、差分識別回路２５２、及び符号化制御情報発
生回路１６の出力のみに応じて動作するものにつ
いて説明したが、次のように構成する場合もあ
る。第２０図は加算値制御回路２５３の他の構成を
示す図であつて、２５３１はカウンタ、２５３２
はAND回路、２５３３はROMである。カウンタ
２５３１はクロツク発生回路４より供給されるフ
レームパルスをカウントし、例えばｎフレーム
（ｎは例えば６）毎に加算値制御の実行を許可す
るための制御イネーブル信号として例えば１フレ
ーム期間“１”を出力する。この信号が“０”の
時は、背景検出回路２４の出力が“１”であつて
も、AND回路２５３２により“０”にされ、
ROM２５３３からは０が出力される。ROM２
５３３は第１９図を用いて説明した場合の加算値
制御回路の機能を有するものである。加算値制御回路２５３の出力は加算回路２５４
において、第２の記憶回路８の出力に加えられ、
切換器２５５を経由して第２の記憶回路８に供給
される。第２の記憶回路８の内容を修正する時定
数は上記ｍ及びｎの値により決定される。上記の実施例では第２の記憶回路８に１フレー
ム分の記憶容量を持つメモリ１個を設置する場合
について述べた。この場合背景用の第２の記憶回
路８の内容を比較的短かい時定数で修正している
ため被写体である人物が静止していると、この人
物も背景と見做されこの信号も第２の記憶回路８
に記憶されてしまう。この結果、次にこの人物が
動いた後、背景が映し出されることになるが、第
２の記憶回路８の中には正しい背景の信号が記憶
されていないため、予測精度を高めることができ
ない。この欠点を改良するために背景用のメモリを複
数個もつ実施例もある。１つのメモリは例えば６
フレーム（ｎ＝６）毎に修正制御を許可し、他の
１つのメモリは例えば極端な例としてｎ＝∞と
し、電源投入時に１度背景を書込んだまま保持す
る方法もある。第１９図における切換器２５５は伝送路誤り対
策及び電源投入時の装置立上げ用に使用されるも
のであり、誤り制御情報送出回路１５と合わせて
説明する。誤り制御情報送出回路１５は第１の記憶回路７
において構成される記憶データのパリテイ情報を
供給され、これを多重回路１７を経由して受信側
に送出する。このパリテイ情報は通信の相手装置
の受信部において受信され、そこで受信部の記憶
回路における記憶データのパリテイ情報と照合さ
れる。電源投入時には送信側の記憶データと受信
側の記憶データが異なつているためパリテイ情報
の照合で不一致が生じる。このため、受信側から
送信側に対してパリテイ情報の不一致が生じたた
め記憶データのリフレツシユを要求するデイマン
ドリフレツシユ情報を送出する。このデイマンド
リフレツシユ情報は通信の相手装置の送信部から
送出され、第１図に示す自装置の受信部で受信さ
れる。このデイマンドリフレツシユ情報は第１図
の制御情報識別回路３２において識別され、送信
部の第１の記憶回路７、誤り制御情報送出回路１
５、及び記憶制御回路２５に送出される。第１の
記憶回路７はこのデイマンドリフレツシユ情報を
受けた後、その映像フレームの開始時点から１フ
レーム期間は出力を所定の値例えば127／256Vに
セツトして所定のフレーム間符号化処理を行う。
値をセツトされたフレームであることを識別する
ための情報すなわちメモリセツト情報が誤り制御
情報送出回路１５から送出され多重回路１７を経
由して通信の相手装置の受信部において受信され
る。ここで受信されたメモリセツト情報を検出
し、この情報に続く１映像フレーム期間の間記憶
回路の出力を送信部と同じ所定の値例えば127／
256Vにセツトして所定のフレーム間復号処理を
行う。この結果１フレーム後には送信側の記憶デ
ータと受信側の記憶データは完全に一致し、以後
記憶データのパリテイ情報の照合も伝送路誤りが
生じない限り不一致は生じない。このデイマンドリフレツシユの発生間隔を減少
させるため、伝送される符号化データに対し、誤
り訂正符号化・復号化を行うための回路を設置す
ることも可能である。本実施例ではデイマンドリフレツシユを１映像
フレーム単位で行う場合について述べたが、所定
の大きさのブロツク単位で行う場合もある。また、本実施例では記憶データのセツトを１映
像フレーム期間行う場合について述べたが、１フ
レームを構成する２フイールドの内第１フイール
ド期間のみ上述した方法で記憶データのセツトを
行い、続く第２フイールド期間は上記第１フイー
ルドに対する局部復号値を予測値として用いるフ
イールド間符号化方式に切換えて所定の符号化を
行う場合もある。以上では第１の記憶回路７のセツト方法につい
て述べたが次に第２の記憶回路８のセツト方法に
ついて述べる。この回路のセツトは第１９図に示
した切換器２５５により行われる。切換器２５５
は、上述したデイマンドリフレツシユにより第１
の記憶回路７がセツトされる映像フレームから開
始し、例えば30フレーム期間は加算回路２３から
供給されるデータを接続する。このことにより、
第２の記憶回路については送受間でパリテイ情報
の照合を必要としない。以上の実施例では伝送誤り対策としてデイマン
ドリフレツシユ方式を用いる場合について述べた
が、他に第１の記憶回路７及び第２の記憶回路８
の記憶データを例えば１映像フレーム当り１ライ
ン分周期的に伝送することにより受信側の記憶回
路の内容を強制的に送信側の内容に一致させる場
合もある。又、その他に、第１の記憶回路７の記
憶データのみを上述したように周期的に伝送し、
第２の記憶回路８については所定の一定周期毎に
第１の記憶回路７のデータを用いてセツトする場
合もある。以上送信部について詳細に説明した。受信部に
ついては第１図に示す構成であり、各部は送信部
の対応する各部と逆の機能で動作する。受信部において、加算回路３８により復号され
たデータは後処理回路４１により所定の処理が行
われる。第２１図は後処理回路４１の構成の一例であつ
て、４１１は走査変換回路、４１２は雑音除去回
路、４１３はＤ・TDM及び変調回路である。走
査変換回路４１１は送信側の走査変換回路６０３
の逆変換を行う。雑音除去回路４１２は通常のノ
イズリジユーサの構成で実現でき、動き補償符号
化のために生じるブロツク状の雑音を除去する。
Ｄ・TDM及び変調回路４１３は時分割多重され
ている輝度信号Ｙと色信号C₁、C₂を分離し、C₁、
C₂信号を時間伸長した後、入力信号と同じ形式
すなわちNTSC信号あるいはPAL信号のような
コンポジツト信号の形式に変換する。その出力は
Ｄ／Ａ変換回路４２においてデイジタル信号から
アナログ信号に変換され、低域フイルタ４３にお
いて、所定の帯域に制限された後ビデオ出力端子
４４に送出される。（効果）以上説明したように、本発明は動きのある画像
に対しても精度の良い予測を行なうとともに、動
きの後に映し出される背景についても背景を記憶
する第２の記憶回路は記憶制御回路により、その
内容を逐次補正するので、被写体が移動した後に
映し出される背景が精度良く予測符号化ができ
る。即ち高能率符号化またはビツトレートが規定
されている場合は高品質を図れる利点がある。更にカメラの切替や会議室の明るさの変化に対
応できる第２の記憶回路を逐次に補正することが
でき精度良く予測符号化ができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツ
ク図、第２図は前処理回路の構成の一例を示す
図、第３図はTDM信号のフオーマツトとサンプ
ル点の関係を示す図、第４図は走査変換回路の入
出力信号のフオーマツトを表わす図、第５図は最
適予測ブロツク検出回路の構成を示す図、第６図
は展開回路の構成を示す図、第７図は展開回路の
処理動作説明のための画素配置図、第８図は展開
回路の信号タイムチヤート、第９図は予測誤差累
算回路の一回路の構成を示す図、第１０図は予測
誤差累算回路の信号タイムチヤートを示す図、第
１１図は垂直最適ブロツク検出回路の構成を示す
図、第１２図は垂直最適ブロツク検出回路の信号
列を示す図、第１３図は水平最適ブロツク検出回
路の構成を示す図、第１４図は選択回路の構成を
示す図、第１５図はアドレス制御回路の構成を示
す図、第１６図および第１７図は予測誤差処理回
路の構成の一例を示す図、第１８図は符号割当回
路の構成の一例を示す図、第１９図は記憶制御回
路の構成の一例を示す図、第２０図は加算値制御
回路の構成を示す図、第２１図は後処理回路の構
成の一例を示す図である。１……ビデオ入力端子、２……低域フイルタ、
３……同期分離回路、４……クロツク発生回路、
５……Ａ／Ｄ変換回路、６……前処理回路、７…
…第１の記憶回路、８……第２の記憶回路、９…
…最適予測ブロツク検出回路、１０，３７，１５
０５，９１９７，９１９８，９２０７，９２０８
……選択回路、１１，１３３，２５１，９１１６
〜９１２８……引算回路、１２……予測誤差処理
回路、１３……符号割当回路、１４……アドレス
情報発生回路、１５……誤り制御情報送出回路、
１６……符号化制御情報発生回路、１７，１３５
……多重回路、１８，３０……バツフアメモリ、
１９……伝送クロツク発生回路、２０……フレー
ム構成回路、２１，２７……デイジタルインタフ
エース、２２……データ出力端子、２３，３８，
２５４，１５０３，１５０４，９１４２〜９１５
４……加算回路、２４，３９……背景検出回路、
２５，４０……記憶制御回路、２６……データ入
力端子、２８……クロツク再生回路、２９……フ
レーム分解回路、３１……アドレス情報識別回
路、３２……制御情報識別回路、３３……ワード
識別回路、３４……予測誤差復号回路、３５……
第３の記憶回路、３６……第４の記憶回路、４１
……後処理回路、４２……Ｄ／Ａ変換回路、４３
……低域フイルタ、４４……ビデオ出力端子、１
０１〜１０４……メモリ、１０５……アドレス制
御回路、１０６，９１５５〜９１８０，９１９９
〜９２０２，９２０９，９２１０，９２１２……
フリツプフロツプ、１０７……インバータ、１２
１……抑圧回路、１２２，１２５……量子化回
路、１２３……伸長回路、１２４……直交変換回
路、１２６……直交逆変換回路、１３１，１３４
……符号化回路、１３２……遅延回路、２５２…
…差分識別回路、２５３……加算制御回路、２５
５……切換器、４１１，６０３，９１０３〜９１
１５……走査変換回路、４１２，６０２……雑音
除去回路、４１３……Ｄ・TDM及び変調回路、
６０１……色分離TDM回路、９０１……展開回
路、９０２〜９１４……予測誤差累算回路、９１
５〜９２７……垂直最適ブロツク検出回路、９２
８……背景用予測誤差累算回路、９２９……水平
最適ブロツク検出回路、１５０１，１５０６，２
５３１，９１９６，９２０６……カウンタ、１５
０２……乗算回路、１５０７，９２１１……デコ
ーダ、２５３２……AND回路、２５３３，９１
２９〜９１４１……ROM、９１０１，９１０２
……７ラインメモリ、９１８１〜９１９３，９２
０３，９２０４……トライステート出力のフリツ
プフロツプ、９１９４……７サンプル遅延回路、
９１９５，９２０５……比較回路。

Claims

【特許請求の範囲】１所定の大きさのブロツクに分割した入力ビデ
オ信号を、各ブロツク毎に、第１の記憶回路７に
記憶されている先行のフレームの、背景領域およ
び前景領域の両者を含む画像信号から得たブロツ
クの信号を予測値として用いて、予測符号化する
フレーム間符号化装置において、第１の記憶回路７の他に背景のみの全体の画像
を記憶し、その内容が逐次補正される第２の記憶
回路８およびこの第２の記憶回路の内容を補正す
る記憶制御回路２５を設け、ブロツクに分割され
た入力ビデオ信号の各ブロツク毎に、第１の記憶
回路７から得た少なくとも１つのブロツク、およ
び第２の記憶回路８から得た前記入力ビデオ信号
のブロツクの画像内位置と対応する背景画像内の
位置にある１ブロツクを、最適予測ブロツク検出
回路９によつてそれぞれ予測値として用いたとし
たときのそれぞれの予測誤差を算出し、算出した
予測誤差の最も小さいブロツクを最適ブロツクと
判定し、その最適ブロツクを予測値として選択し
て予測符号化を行なうことを特徴とする動き補償
フレーム間符号化装置。２背景検出回路２４が、予測誤差処理回路１２
から供給される値を受け、これが所定の閾値未満
の時背景と見做し、背景であることを表わす情報
をサンプル単位に出力するように構成することを
特徴とする特許請求の範囲第１項記載の動き補償
フレーム間符号化装置。３背景検出回路２４が、予測誤差処理回路１２
から供給されるデータを受け、所定の大きさのブ
ロツク内の全サンプルの値が所定の閾値未満の時
背景と見做し、背景であることを表わす情報をブ
ロツク単位に出力するように構成することを特徴
とする特許請求の範囲第１項記載の動き補償フレ
ーム間符号化装置。４背景検出回路２４が、予測誤差処理回路１２
から供給されるデータを受け、所定の大きさのブ
ロツクの内サンプルの値が所定の閾値未満となる
サンプルの数が所定の値以上となる時、このブロ
ツクを背景と見做し、背景であることを表わす情
報をブロツク単位に出力するように構成すること
を特徴とする特許請求の範囲第１項記載の動き補
償フレーム間符号化装置。５背景検出回路２４が、予測誤差処理回路１２
から供給されるデータを受け、このデータが所定
の複数フレームの間続けて所定の閾値未満となる
時背景と見做し背景であることを表わす情報を出
力するように構成することを特徴とする特許請求
の範囲第１項記載の動き補償フレーム間符号化装
置。６記憶制御回路２５に加算回路２３の出力から
第２の記憶回路８の出力を引く引算回路１１を含
み、背景検出回路２４の出力が背景であることを
表わしている場合、前記引算回路１１の出力の正
負に対応して所定の正負の値を第２の記憶回路８
の出力に加え、その結果を第２の記憶回路８に書
込むように構成することを特徴とする特許請求の
範囲第１項記載の動き補償フレーム間符号化装
置。７記憶制御回路２５による第２の記憶回路８の
記憶データの修正を所定の周期毎に可能にするよ
うに前記記憶制御回路２５を構成することを特徴
とする特許請求の範囲第６項記載の動き補償フレ
ーム間符号化装置。８第２の記憶回路８に複数個のフレームメモリ
を含むことを特徴とする特許請求の範囲第１項記
載の動き補償フレーム間符号化装置。