JPS6359544B2 - - Google Patents
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- JPS6359544B2 JPS6359544B2 JP56149473A JP14947381A JPS6359544B2 JP S6359544 B2 JPS6359544 B2 JP S6359544B2 JP 56149473 A JP56149473 A JP 56149473A JP 14947381 A JP14947381 A JP 14947381A JP S6359544 B2 JPS6359544 B2 JP S6359544B2
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- JP
- Japan
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- mis transistor
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- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、とくにクロツク
発生回路、バツフア回路および一般論理回路にお
ける特定の節点をプリチヤージする半導体集積回
路装置に関するものである。
発生回路、バツフア回路および一般論理回路にお
ける特定の節点をプリチヤージする半導体集積回
路装置に関するものである。
半導体集積回路において特定の１対の節点を等
しい電位にプリチヤージする場合があるが、その
場合電源電圧が一時的に変動してもバランス良く
プリチヤージされなければならない。とくに絶縁
ゲート型電界効果トランジスタ（IGFETまたは
MOSFET）集積回路においては、たまたま電源
電圧が一時的に増大したときにプリチヤージされ
た１対のMOSFETのゲート電極は、その後電源
電圧が平常電圧まで下降してもしばらく高いレベ
ルに維持され、徐々に蓄積電荷が拡散層から漏洩
することによつて平常のレベルに戻る。しかし一
般にこの漏洩の程度は１対のゲート電極の間では
異なるので、両者の間には経時的にプリチヤージ
レベルの不平衡を生ずることになる。
しい電位にプリチヤージする場合があるが、その
場合電源電圧が一時的に変動してもバランス良く
プリチヤージされなければならない。とくに絶縁
ゲート型電界効果トランジスタ（IGFETまたは
MOSFET）集積回路においては、たまたま電源
電圧が一時的に増大したときにプリチヤージされ
た１対のMOSFETのゲート電極は、その後電源
電圧が平常電圧まで下降してもしばらく高いレベ
ルに維持され、徐々に蓄積電荷が拡散層から漏洩
することによつて平常のレベルに戻る。しかし一
般にこの漏洩の程度は１対のゲート電極の間では
異なるので、両者の間には経時的にプリチヤージ
レベルの不平衡を生ずることになる。
本発明はこのような従来技術の欠点を解消し、
等しいレベルにプリチヤージしなければならない
１対の節点をバランス良くプリチヤージし、電源
電圧が変動しても安定な回路動作を保証する半導
体集積回路装置を提供することを目的とする。
等しいレベルにプリチヤージしなければならない
１対の節点をバランス良くプリチヤージし、電源
電圧が変動しても安定な回路動作を保証する半導
体集積回路装置を提供することを目的とする。
第１図は従来のプリチヤージ回路の例としてメ
モリのアドレスバツフア回路を示す。この回路は
アドレス入力Ａが基準電圧Vrefより高いレベルに
なり、MOSトランジスタＱ４のゲート電極がこ
れによつてプリチヤージされると、第２図の動作
波形に示すようにタイミング信号φPAの高レベル
でMOSトランジスタＱ６〜Ｑ１１からなるラツ
チ回路が一方の状態にラツチし、節点Ｎ１が低レ
ベルに、節点Ｎ２が高レベルになる。この状態が
相補出力ａおよびに取り出される。
モリのアドレスバツフア回路を示す。この回路は
アドレス入力Ａが基準電圧Vrefより高いレベルに
なり、MOSトランジスタＱ４のゲート電極がこ
れによつてプリチヤージされると、第２図の動作
波形に示すようにタイミング信号φPAの高レベル
でMOSトランジスタＱ６〜Ｑ１１からなるラツ
チ回路が一方の状態にラツチし、節点Ｎ１が低レ
ベルに、節点Ｎ２が高レベルになる。この状態が
相補出力ａおよびに取り出される。
ところで第１図の回路が入力Ａの信号レベルを
基準レベルVrefと比較して弁別する機能を正常に
果すためには、タイミング信号φPAが高レベルに
なる前に節点Ｎ１およびＮ２が等しいレベルにプ
リチヤージされていなければならない。このため
節点Ｎ１およびＮ２はそれぞれMOSトランジス
タＱ２またはＱ３およびＱ１を介して電源電圧
Vccに接続され、これらは第２図に示すプリチヤ
ージ信号φで付勢される。この回路ではトランジ
スタＱ２およびＱ３が非飽和で動作するので、節
点Ｎ１およびＮ２のプリチヤージレベルはトラン
ジスタＱ１の閾値電圧に依存し、トランジスタＱ
２またはＱ３の閾値電圧には依存しないので、通
常、節点Ｎ１およびＮ２は等しいレベル、すなわ
ち電源電圧VccからトランジスタＱ１の閾値電圧
だけ下つたレベルにプリチヤージされる。
基準レベルVrefと比較して弁別する機能を正常に
果すためには、タイミング信号φPAが高レベルに
なる前に節点Ｎ１およびＮ２が等しいレベルにプ
リチヤージされていなければならない。このため
節点Ｎ１およびＮ２はそれぞれMOSトランジス
タＱ２またはＱ３およびＱ１を介して電源電圧
Vccに接続され、これらは第２図に示すプリチヤ
ージ信号φで付勢される。この回路ではトランジ
スタＱ２およびＱ３が非飽和で動作するので、節
点Ｎ１およびＮ２のプリチヤージレベルはトラン
ジスタＱ１の閾値電圧に依存し、トランジスタＱ
２またはＱ３の閾値電圧には依存しないので、通
常、節点Ｎ１およびＮ２は等しいレベル、すなわ
ち電源電圧VccからトランジスタＱ１の閾値電圧
だけ下つたレベルにプリチヤージされる。
しかし、たとえばこの回路に電源を投入した直
後などのように電源電圧Vccがサージ的に一時上
昇しその後平常電圧に復帰するような場合、次の
ように節点Ｎ１およびＮ２のプリチヤージレベル
に不平衡が生ずる。すなわち電源電圧Vccが一時
的に上昇すると、節点Ｎ１およびＮ２は電源電圧
VccからトランジスタＱ１の閾値電圧分降下した
レベルに等しくプリチヤージされる。その後電源
電圧が平常値に戻つても両節点Ｎ１およびＮ２は
このレベルで浮動状態となる。しかし節点Ｎ１お
よびＮ２に蓄積された電荷はその拡散層を通して
徐々に漏洩し、通常このリーク電流は一般に回路
の各部分の間でバラツクものでありそのため両節
点の間でもその大きさに差を生じることがある。
その結果時間の経過とともに両節点のプリチヤー
ジレベルに差が生ずることがある。これによつて
アドレスバツフア回路としてのラツチ動作に誤り
が生ずる可能性がある。
後などのように電源電圧Vccがサージ的に一時上
昇しその後平常電圧に復帰するような場合、次の
ように節点Ｎ１およびＮ２のプリチヤージレベル
に不平衡が生ずる。すなわち電源電圧Vccが一時
的に上昇すると、節点Ｎ１およびＮ２は電源電圧
VccからトランジスタＱ１の閾値電圧分降下した
レベルに等しくプリチヤージされる。その後電源
電圧が平常値に戻つても両節点Ｎ１およびＮ２は
このレベルで浮動状態となる。しかし節点Ｎ１お
よびＮ２に蓄積された電荷はその拡散層を通して
徐々に漏洩し、通常このリーク電流は一般に回路
の各部分の間でバラツクものでありそのため両節
点の間でもその大きさに差を生じることがある。
その結果時間の経過とともに両節点のプリチヤー
ジレベルに差が生ずることがある。これによつて
アドレスバツフア回路としてのラツチ動作に誤り
が生ずる可能性がある。
第３図は本発明による半導体回路装置の好まし
い実施例としてメモリのアドレスバツフア回路に
適用した例を示す。第１図の回路と同じ要素は同
じ符号で示し、それらの詳細な説明の重複は避け
る。
い実施例としてメモリのアドレスバツフア回路に
適用した例を示す。第１図の回路と同じ要素は同
じ符号で示し、それらの詳細な説明の重複は避け
る。
節点Ｎ１すなわち出力ａは直列接続のMOSト
ランジスタＱ１２およびＱ１４のソース・ドレイ
ン路を通して基準電位VSに接続されている。ト
ランジスタＱ１２のゲート電極はトランジスタＱ
１２とトランジスタＱ１４との相互接続点に接続
され、トランジスタＱ１４のゲート電極はプリチ
ヤージ信号φに接続されている。節点Ｎ２につい
ても同様にMOSトランジスタＱ１３およびＱ１
５が接続されている。
ランジスタＱ１２およびＱ１４のソース・ドレイ
ン路を通して基準電位VSに接続されている。ト
ランジスタＱ１２のゲート電極はトランジスタＱ
１２とトランジスタＱ１４との相互接続点に接続
され、トランジスタＱ１４のゲート電極はプリチ
ヤージ信号φに接続されている。節点Ｎ２につい
ても同様にMOSトランジスタＱ１３およびＱ１
５が接続されている。
基準電位VSは第３図に示すようにMOSトラン
ジスタＱ１６とMOSトランジスタＱ１７の直列
接続で電源電圧Vccを分割して得るのが有利であ
る。両トランジスタＱ１６およびＱ１７のソー
ス・ドレイン路が直列に接続され、それらのゲー
ト電極は対応するソース電極に接続されている。
両トランジスタＱ１６およびＱ１７の相互コンダ
クタンス比を適切に設計して基準電圧VSが電源
電圧VccからトランジスタＱ１の閾値電圧とトラ
ンジスタＱ１２またはＱ１３の閾値電圧との和だ
け下つたレベルに相当するようにする。このよう
にすることによつてトランジスタＱ１２およびＱ
１３はそれぞれ節点Ｎ１およびＮ２を基準電圧
VSにクランプするダイオードとして機能する。
これからわかるように、トランジスタＱ１２およ
びＱ１３は閾値電圧ができるだけ等しい方が望ま
しいので、これらのチヤンネル長は大きく設計す
るのが有利である。たとえば5μmのチヤンネル長
で閾値電圧のばらつきを5nV以下とすることがで
きる。またトランジスタＱ１４およびＱ１５は、
トランジスタＱ１２およびＱ１３が接続されてい
ることに起因する見掛上の負荷容量の増加を相殺
するためのいわゆるトランスフアMOSFETとし
て機能し、後述するように必ずしも設けなくても
よい。
ジスタＱ１６とMOSトランジスタＱ１７の直列
接続で電源電圧Vccを分割して得るのが有利であ
る。両トランジスタＱ１６およびＱ１７のソー
ス・ドレイン路が直列に接続され、それらのゲー
ト電極は対応するソース電極に接続されている。
両トランジスタＱ１６およびＱ１７の相互コンダ
クタンス比を適切に設計して基準電圧VSが電源
電圧VccからトランジスタＱ１の閾値電圧とトラ
ンジスタＱ１２またはＱ１３の閾値電圧との和だ
け下つたレベルに相当するようにする。このよう
にすることによつてトランジスタＱ１２およびＱ
１３はそれぞれ節点Ｎ１およびＮ２を基準電圧
VSにクランプするダイオードとして機能する。
これからわかるように、トランジスタＱ１２およ
びＱ１３は閾値電圧ができるだけ等しい方が望ま
しいので、これらのチヤンネル長は大きく設計す
るのが有利である。たとえば5μmのチヤンネル長
で閾値電圧のばらつきを5nV以下とすることがで
きる。またトランジスタＱ１４およびＱ１５は、
トランジスタＱ１２およびＱ１３が接続されてい
ることに起因する見掛上の負荷容量の増加を相殺
するためのいわゆるトランスフアMOSFETとし
て機能し、後述するように必ずしも設けなくても
よい。
プリチヤージ信号φが高レベルになるとトラン
ジスタＱ１，Ｑ２およびＱ３が付勢され、節点Ｎ
１およびＮ２は電源電圧VccからトランジスタＱ
１の閾値電圧だけ下つた値にプリチヤージされ
る。電源電圧Vccが一時的に上昇してたとえば節
点Ｎ１のプリチヤージ電圧が上昇し、基準電圧
VSとトランジスタＱ１２の閾値電圧との和のレ
ベルより高くなると、プリチヤージ信号φによつ
てトランジスタＱ１４が付勢されたときにトラン
ジスタＱ１２が導通し、節点Ｎ１のレベルを基準
電圧VSとトランジスタＱ１２の閾値電圧との和
のレベルにクランプする。前述のように基準電圧
VSは電源電圧VccからトランジスタＱ１の閾値電
圧とトランジスタＱ１２またはＱ１３の閾値電圧
との和だけ降下した値に設定されているので、こ
のようにクランプされた節点Ｎ１のレベルは平常
の電源電圧VccからトランジスタＱ１の閾値電圧
だけ下つたレベルにほぼ等しくなる。節点Ｎ２に
ついてもトランジスタＱ１３が同様のクランプ動
作を行なうので、節点Ｎ１とＮ２の間に電源電圧
の変動によるプリチヤージ電圧の不平衡は生じな
い。
ジスタＱ１，Ｑ２およびＱ３が付勢され、節点Ｎ
１およびＮ２は電源電圧VccからトランジスタＱ
１の閾値電圧だけ下つた値にプリチヤージされ
る。電源電圧Vccが一時的に上昇してたとえば節
点Ｎ１のプリチヤージ電圧が上昇し、基準電圧
VSとトランジスタＱ１２の閾値電圧との和のレ
ベルより高くなると、プリチヤージ信号φによつ
てトランジスタＱ１４が付勢されたときにトラン
ジスタＱ１２が導通し、節点Ｎ１のレベルを基準
電圧VSとトランジスタＱ１２の閾値電圧との和
のレベルにクランプする。前述のように基準電圧
VSは電源電圧VccからトランジスタＱ１の閾値電
圧とトランジスタＱ１２またはＱ１３の閾値電圧
との和だけ降下した値に設定されているので、こ
のようにクランプされた節点Ｎ１のレベルは平常
の電源電圧VccからトランジスタＱ１の閾値電圧
だけ下つたレベルにほぼ等しくなる。節点Ｎ２に
ついてもトランジスタＱ１３が同様のクランプ動
作を行なうので、節点Ｎ１とＮ２の間に電源電圧
の変動によるプリチヤージ電圧の不平衡は生じな
い。
次に、アドレスバツフア回路のその後の動作と
して節点Ｎ１およびＮ２の一方が放電されて低レ
ベルになることがあるが、その場合ダイオードと
してのトランジスタＱ１２またはＱ１３は逆方向
にバイアスが加わるので、基準電源VSから節点
Ｎ１またはＮ２に充電されることはない。またこ
のような放電時間中の周辺回路の関係から高速動
作が要求される場合にもトランスフアMOSFET
としてのトランジスタＱ１４およびＱ１５がその
後の動作では遮断状態にあるので、トランジスタ
Ｑ１２およびＱ１３の負荷容量が高速動作に影響
を与えることはない。そのような高速動作を必要
としない場合はトランジスタＱ１４およびＱ１５
を設けなくてよい。
して節点Ｎ１およびＮ２の一方が放電されて低レ
ベルになることがあるが、その場合ダイオードと
してのトランジスタＱ１２またはＱ１３は逆方向
にバイアスが加わるので、基準電源VSから節点
Ｎ１またはＮ２に充電されることはない。またこ
のような放電時間中の周辺回路の関係から高速動
作が要求される場合にもトランスフアMOSFET
としてのトランジスタＱ１４およびＱ１５がその
後の動作では遮断状態にあるので、トランジスタ
Ｑ１２およびＱ１３の負荷容量が高速動作に影響
を与えることはない。そのような高速動作を必要
としない場合はトランジスタＱ１４およびＱ１５
を設けなくてよい。
本発明による半導体回路装置はこのように構成
したことにより、等しいレベルにプリチヤヤージ
しなければならない１対の節点をバランス良くプ
リチヤージし、電源電圧の変動に対しても安定な
回路動作を保証することができる。このような回
路はとくにMOSメモリの入力バツフア回路に効
果的に適用される。
したことにより、等しいレベルにプリチヤヤージ
しなければならない１対の節点をバランス良くプ
リチヤージし、電源電圧の変動に対しても安定な
回路動作を保証することができる。このような回
路はとくにMOSメモリの入力バツフア回路に効
果的に適用される。
第１図は従来のメモリのアドレスバツフア回路
を示す回路図、第２図は第１図に示す回路の動作
波形を示す波形図、第３図は本発明による半導体
回路装置の実施例としてのメモリのアドレスバツ
フア回路を示す回路図である。 Ｑ１…第１のMISトランジスタ、Ｑ２…第２の
MISトランジスタ、Ｑ３…第３のMISトランジス
タ、Ｑ１２，Ｑ１３…第４のMISトランジスタ、
Ｑ１４，Ｑ１５…第５のMISトランジスタ、Ｎ
１，Ｎ２…１対の節点、Vcc…第１の基準電圧、
VS…第２の基準電圧。
を示す回路図、第２図は第１図に示す回路の動作
波形を示す波形図、第３図は本発明による半導体
回路装置の実施例としてのメモリのアドレスバツ
フア回路を示す回路図である。 Ｑ１…第１のMISトランジスタ、Ｑ２…第２の
MISトランジスタ、Ｑ３…第３のMISトランジス
タ、Ｑ１２，Ｑ１３…第４のMISトランジスタ、
Ｑ１４，Ｑ１５…第５のMISトランジスタ、Ｎ
１，Ｎ２…１対の節点、Vcc…第１の基準電圧、
VS…第２の基準電圧。
Claims (1)
- 【特許請求の範囲】 １ 等しいレベルにプリチヤージすべき１対の節
点と、ソース・ドレイン路の一端が第１の基準電
圧源に接続された第１のMISトランジスタと、第
１のMISトランジスタのソース・ドレイン路の他
端と前記１対の節点の一方との間に接続された第
２のMISトランジスタと、第１のMISトランジス
タのソース・ドレイン路の他端と前記１対の節点
の他方との間に接続された第３のMISトランジス
タとを含み該１対の節点をプリチヤージする半導
体回路装置において、該装置は、前記１対の節点
の一方と第２の基準電圧源との間に接続され、該
一方の節点がプリチヤージされたときに該節点を
所定のレベルにクランプする第１のクランプ手段
と、前記１対の節点の他方と第２の基準電圧源と
の間に接続され、該他方の節点がプリチヤージさ
れたときに該節点を所定のレベルにクランプする
第２のクランプ手段とを含むことを特徴とする半
導体回路装置。 ２ 特許請求の範囲第１項記載の装置において、
第１および第２のクランプ手段はそれぞれ、ソー
ス・ドレイン路が第２の基準電圧源と１対の節点
のうちの対応する節点との間に接続されゲート電
極が該対応する節点に接続された第４のMISトラ
ンジスタを含み、第２の基準電圧は第１の基準電
圧から第１のMISトランジスタの閾値電圧と第４
のMISトランジスタの閾値電圧との和だけ下つた
値であることを特徴とする半導体回路装置。 ３ 特許請求の範囲第２項記載の装置において、
第１および第２のクランプ手段はそれぞれ、１対
の節点をプリチヤージする期間以外は対応する節
点を第４のMISトランジスタから遮断する第５の
MISトランジスタを含むことを特徴とする半導体
回路装置。 ４ 特許請求の範囲第２項記載の装置において、
第２の基準電圧源は第１の基準電圧を分圧して得
られることを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149473A JPS5851551A (ja) | 1981-09-24 | 1981-09-24 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149473A JPS5851551A (ja) | 1981-09-24 | 1981-09-24 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851551A JPS5851551A (ja) | 1983-03-26 |
| JPS6359544B2 true JPS6359544B2 (ja) | 1988-11-21 |
Family
ID=15475906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149473A Granted JPS5851551A (ja) | 1981-09-24 | 1981-09-24 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3885028A1 (en) | 2020-03-23 | 2021-09-29 | Toyota Jidosha Kabushiki Kaisha | Co2 separation system |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112726A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPS635618A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 半導体回路 |
-
1981
- 1981-09-24 JP JP56149473A patent/JPS5851551A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3885028A1 (en) | 2020-03-23 | 2021-09-29 | Toyota Jidosha Kabushiki Kaisha | Co2 separation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851551A (ja) | 1983-03-26 |
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